LED 驅動芯片的動態響應特性經常被忽略，但卻是相當重要的一個特性。動態響應影響LED顯示屏的影像質量，如灰階、線性度、EMI、信賴性。雖然這些特性彼此間有取舍關系．但是好的驅動芯片應該能夠在這些特性中取得較佳的平衡。本文將探討動態響應的重要性及LED驅動芯片與電路板設計技術，以協助工程師設計出影像質量良好的顯示屏。

AC responses of LED drivers are critical but usually ignored in LED display applications．AC responses affect the major performance of LED display panels，such as grayscales， linearity， EMI， and reliability． Although there is trade-off w ithin these requirements， LED drivers can provide balance．This article will further explain the importance of the AC responses of LED drivers and PCB design techniques to help engineers to design LED panels with good grayscale images

核心架構

型號列表

開發平臺

　　 新一代 FPGA的速度變得越來越快,密度變得越來越高,邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統的功耗,這些抉擇包括從顯見的器件選擇到細小的基于使用頻率的狀態機值的選擇等。

　　 為了更好地理解本文將要討論的設計技巧為什么能夠節省功耗,我們先對功耗做一個簡單介紹。

　　 功耗包含兩個因素：動態功耗和靜態功耗。動態功耗是指對器件內的容性負載充放電所需的功耗。它很大程度上取決于頻率、電壓和負載。這三個變量中的每個變量均在您的某種控制之下。

　　 動態功耗 = 電容×電壓2×頻率

　　 靜態功耗是指由器件中所有晶體管的泄漏電流（源極到漏極以及柵極泄漏,常常集中為靜止電流）引起的功耗,以及任何其他恒定功耗需求之和。泄漏電流很大程度上取決于結溫和晶體管尺寸。
　　 恒定功耗需求包括因終接（如上拉電阻）而造成的電流泄漏。沒有多少措施可以采用來影響泄漏,但恒定功耗可以得到控制。

盡早考慮功耗

　　 您在設計的早期階段做出的功耗決定影響最大。決定采用什么元件對功耗具有重大意義,而在時鐘上插入一個 BUFGMUX 則影響甚微。對功耗的考慮越早越好。

恰當的元件

　　 并不是所有元件都具有相同的靜止功耗。根據普遍規則,器件工藝技術尺寸越小,泄漏功耗越大。但并不是所有工藝技術都一樣。例如,對于 90 nm 技術來說,Virtex-4 器件與其他 90 nm FPGA 技術之間在靜止功耗方面存在顯著差異,
　　 然而,在靜止功耗隨工藝技術縮小而增加的同時,動態功耗卻隨之減小,這是由于較小的工藝有著更低的電壓和電容。考慮好哪種功耗對你的設計影響更大——待機（靜止）功耗還是動態功耗。

　　 除通用切片邏輯單元外,所有Xilinx器件都具有專門邏輯。其形式有塊 RAM、18×18 乘法器、DSP48 塊、SRL16s,以及其他邏輯。這不僅在于專門邏輯具有更高的性能,還在于它們具有更低的密度,因而對于相同的操作可以消耗較少的功率。評估您的器件選項時,請考慮專門邏輯的類型和數量。

　　 選擇適當的 I/O 標準也可以節省功耗。這些都是簡單的決定,如選擇最低的驅動強度或較低的電壓標準。當系統速度要求使用高功率 I/O 標準時,計劃一個缺省狀態以降低功耗。有的 I/O 標準（如 GTL/+）需要使用一個上拉電阻才能正常工作。因此如果該 I/O 的缺省狀態為高電平而不是低電平,就可以節省通過該終接電阻的直流功耗。對于 GTL+,將50Ω終接電阻的適當缺省狀態設置為 1.5V,可使每個 I/O 節省功耗 30 mA。

數據使能

　　 當總線上的數據與寄存器相關時,經常使用片選或時鐘使能邏輯來控制寄存器的使能。進一步來說,盡早對該邏輯進行“數據使能”,以阻止數據總線與時鐘使能寄存器組合邏輯之間不必要的轉換,如圖 1 所示。紅色波形表示原設計;綠色波形表示修改后的設計。

　　 另一種選擇是在電路板上而不是在芯片上進行這種“數據使能”。以盡可能減小處理器時鐘周期。此概念是使用 CPLD 從處理器卸載簡單任務,以便使其更長時間地處于待機模式。

　　 讓我們來看一個在狀態 7 和狀態 8 之間頻繁進行狀態轉換的狀態機。如果您為該狀態機選擇二進制編碼,將意味著對于每次狀態 7 和狀態 8 之間的狀態轉換,將有四位需要改變狀態,如表 1 所示。如果狀態機采用格雷碼而不是二進制碼來設計,則這兩個狀態之間的轉移所需的邏輯轉換的數量將降至僅一位。另外,如果將狀態 7 和 8 分別編碼為 0010 和 0011,也可以達到同樣的效果。

時鐘管理

　　 在一個設計的所有吸收功耗的信號當中,時鐘是罪魁禍首。雖然一個時鐘可能運行在 100 MHz,但從該時鐘派生出的信號卻通常運行在主時鐘頻率的較小分量（通常為 12% ~ 15%）。此外,時鐘的扇出一般也比較高——這兩個因素顯示,為了降低功耗,應當認真研究時鐘。

　　 如果設計的某個部分可以處于非活動狀態,則可以考慮使用一個 BUFG-MUX 來禁止時鐘樹翻轉,而不是使用時鐘使能。時鐘使能將阻止寄存器進行不必要的翻轉,但時鐘樹仍然會翻轉,消耗功率。不過采用時鐘使能總比什么措施也沒有強。

　　 隔離時鐘以使用最少數量的信號區。不使用的時鐘樹信號區不會翻轉,從而降低該時鐘網絡的負載。仔細布局可以在不影響實際設計的情況下達到此目標。

　　 對 FPGA 顯然也可以使用同一概念。雖然 FPGA 不一定擁有待機模式,但使用一個 CPLD 中途欄截總線數據并有選擇地將數據饋送到 FPGA 也可以省去不必要的輸入轉換。

　　 CoolRunner-II CPLD 包含一種稱為“數據門控”的功能,可以禁止引腳上的邏輯轉換到達 CPLD 的內部邏輯。該數據門控使能可通過片上邏輯或引腳來控制。

狀態機設計

　　 根據預測的下一狀態條件列舉狀態機,并選擇常態之間轉換位較少的狀態值。這樣,您就能夠盡可能減少狀態機網絡的轉換量（頻率）。確定常態轉換和選擇適當的狀態值,是降低功耗且對設計影響較小的一種簡單方法。編碼形式越簡單（一位有效編碼或格雷碼）,使用的解碼邏輯也會越少。

　功耗估算工具

　　 賽靈思提供了兩種形式的功耗估算工具：一種叫做 Web Power Tools 的設計前工具和一種叫做 Xpower 的設計后工具。Web Power Tools 可通過 www.xilinx.com/cn/power 獲得,它提供了根據邏輯利用率大概估計做出的功耗估算。利用它,您可以僅憑設計利用率估計就能獲得功耗評估,而無需實際設計文件。
　　 XPower 是一種設計后工具,用于分析實際器件利用率,并結合實際的適配后 (post-fit) 仿真數據（VCD 文件格式）,給出實際功耗數據。利用 Xpower,您可以在完全不接觸芯片的情況下分析設計改變對總功耗的影響。

基于 Web 的功耗工具

　　 基于 Web 的功耗估計是在設計流程的早期獲得器件功耗情況的最快捷和最方便的方法。這些工具每個季度都會發布新版本,因此信息總是最新的,且不需要安裝或下載,只需要擁有互聯網連接和 Web 瀏覽器即可。您可以指定設計參數并保存和加載設計設置,免去了通過交互使用重新輸入設計參數的麻煩。只要有對設計行為的估計并選定目標器件即可開始。

Xpower：集成的設計專用功耗分析

　　 Xpower 是所有 Xilinx ISE設計工具的一個免費組件,您可以利用它對您的基于設計的功耗需求進行詳細得多的估計。XPower 是在映射或布局和布線后設計的基礎上對器件功耗進行估計的。

　　 對于成熟的投產的 FPGA 和 CPLD,XPower 計算出的功耗估計的平均設計批量誤差 (suite error) 小于 10%。它將把器件數據與您的設計文件結合起來綜合考慮,并按照您的專門設計信息給出估計器件功耗的高精度報告。

　　 XPower直接集成在 ISE 軟件中,可提供層次化的詳細的功耗顯示、詳細的總結報告和功耗向導,即使是新用戶也可輕易上手。XPower 可接受仿真的設計活動數據,并可以 GUI 模式和批處理模式運行。

　　 XPower 將考慮設計中的每個網絡和邏輯元素。ISE 設計文件提供準確的資源使用情況;XPower 交叉參考布線信息以及特性化電容數據。于是物理資源針對電容進行特性化。設計特性化將對新器件持續進行,以給出最精確的結果。Xpower 使用了網絡翻轉速率和輸出負載。然后 XPower 計算功耗和結溫,還可以顯示單個網絡的功耗數據。

結論

　　 對更便宜和更簡單的熱管理以及與前沿 FPGA 不斷提高的功耗需求相匹配的電源的不斷增長的需求,將低功耗設計的概念提升到一個全新的高度。賽靈思最新器件 Virtex-4 FPGA 提供了 90 nm 工藝技術的高性能,卻避免了預想中靜態功耗的顯著增大。使用賽靈思功耗估算工具并遵循低功耗設計考慮事項,滿足您的功耗目標將比以往任何時候都更加容易。

　　為了在競爭中占據主動，PLD市場勢均力敵的兩大領導廠商Xilinx與Altera新近分別宣布他們的下一代FPGA產品都將采用高k金屬柵技術的28nm工藝，以滿足諸如云計算、移動互聯網和3G應用等領域所不斷增長的帶寬需求。因為PLD器件采用更高技術的工藝節點制造，無疑可以降低成本、提升性能，尤其是能夠改進一直以來為ASIC所詬病的功耗水平，以適應更廣闊的設計應用。然而PLD雙雄當前均未詳細透露各自28nm技術的產品規劃，估計要等到今年Q3方可完全揭曉。

　　殊途同歸的是，Altera和Xilinx都強調在28nm技術上的部分可重新配置功能，即FPGA器件無需斷電就可以通過軟件對其內部邏輯進行部分重置。不同的是，Xilinx宣稱其在該功能的支持上更有經驗，并革命性地統一Virtex和Spartan器件的內部邏輯和I/O架構來提供靈活的設計選擇；而Altera的28nm器件特點則是再結合嵌入式HardCopy模塊和更高速的收發器來遞送更高的性能。

　　28nm器件代工方面，Altera依然只由其長期戰略伙伴臺積電(TSMC)代工，而堅持多代工策略的Xilinx除選擇已是65nm代工伙伴的三星外，也轉而投入TSMC的懷抱。據悉，臺積電(TSMC)已經準備好在年內試產高k金屬柵28nm器件。本刊同時認為，和代工廠的博弈將會是決定FPGA雙雄獲取28nm市場競爭籌碼多少的一個重要因素，比如在量產時間、產能支持等各方面。誠然，激烈的市場競爭是推動28nm FPGA乃至加速PLD產業發展的源泉，而創新的28nm FPGA器件的推出，對用戶來說無論如何都是好事一件，而不管哪個供應商在最終的市場上表現更勝對方一籌。

　　能賦予設計更具靈活性的特點使市場對FPGA的需求也呈現多樣化。區別于SRAM FPGA在高端DSP和網絡處理應用上的成就，另一PLD供應商Actel就決意以基于Flash技術的低功耗FPGA進行差異化競爭。Actel亞太區總經理賴炫州對《電子工程專輯》表示，Actel的策略是憑借混合信號FPGA創建屬于Actel自己的市場。他認為，Actel最新推出集成ARM Cortex-M3硬核和可編程模擬模塊的SmartFusion FPGA，標志著首款完全可編程的SoC的誕生。在其目標應用領域里，其相比MCU+ASSP的方案組合具有更高的集成度和設計靈活性，而對于基于CMOS工藝的SRAM FPGA而言，基于Flash工藝的SmartFusion擁有高壓模擬電路和數字電路共存的優勢。賴炫州介紹，Flash FPGA需要高電壓燒錄，容易集成模擬資源，而SRAM FPGA在高電壓集成方面比較有挑戰性，一般來說，3.3V以上的信號難以集成到SRAM FPGA上。

　　SmartFusion的創新來自其嵌入了完整的微控制器子系統，也是與前代集成軟核的Fusion產品的區別所在。可編程模擬方面，其主要具有幾個12位SAR ADC和Sigma-Delta DAC可選擇。而軟件支持方面，和大多數嵌入式開發套件的內容差不多，但其微控制器子系統的配置工具的確是一個亮點，設計人員只需勾選相應的外設和I/O與輸入硬件配置即可，而可編程模擬元件也可通過改工具進行配置。

　　賴炫州強調，在SmartFusion推出不久所擁有的十多個客戶來看，選擇Actel FPGA的關鍵還是其特有的保密性特點。由于Actel Flash FPGA是one die集成，外掛接口較少，加上多層次的保護措施，能有效防止創新的或差異化設計被競爭對手抄襲、克隆，甚至被代工廠商過量生產。

如果能在FPGA內部嵌入具有外部測試設備功能的邏輯測試模塊，那么以上問題就可以一一解決。SignalTapII就是這樣一種嵌入式邏輯分析器(embedded logicanaIyzer)，簡稱為SignalTapII ELA。它是QuartusII軟件中集成的內部邏輯分析軟件，使用它可以實時觀察內部信號波形，方便用戶查找設計的缺陷。

1  SignalTapII ELA的原理

SignalTapII ELA是Quartus軟件中第二代系統級調試工具。將SignalTapII ELA代碼和系統邏輯代碼組合交由QuartusII編譯、綜合、布局布線，生成sol文件中內含SignalTapII ELA，把sof文件配置到FPGA內。FPGA運行時，一旦滿足待測信號的觸發條件，SignalTapII ELA就立即啟動，按照采樣時鐘的頻率捕獲待測信號數據并暫存于FPGA片內的RAM中，采樣數據不斷刷新片內存儲器，最后通過JTAG口將捕獲的信號從片內RAM傳至Quartus II實時顯示。SignalTapII ELA的原理流程如圖1所示。

實際工程中，加入SignalTapII ELA不會影響系統原有的邏輯功能。

2  SignalTapII ELA的配置

SignalTapII ELA基本配置過程如下：

①添加采樣時鐘。SignalTaplI ELA在時鐘的上升沿進行采樣，可以使用設計系統中的任何信號作為采樣時鐘，根據Altera公司的建議最好使用同步系統全局時鐘作為采樣時鐘。但是在實際應用中，多數使用獨立的采樣時鐘，這樣能采樣到被測系統中的慢速信號，或與工作時鐘相關的信號。當然采樣時鐘的頻率要大于被測信號的最高頻率，否則被測信號波形會有較大誤差。

②定義采樣深度。采樣深度決定了待測信號采樣存儲的大小，而可以采樣的深度是根據設計中剩余的RAM塊容量和待測信號的個數決定的。若待測信號較多，則在同樣I／O Bank個數情況下采樣深度較淺。待測信號個數的增減和采樣深度的深淺會直接改變RAM塊的占用情況，采樣深度的范圍為0～128 KB。

③定義RAM類型。設置占用片內何種RAM塊資源，隨著采樣深度的改變，RAM塊的數據線和地址線寬度可以分割成多種組合。例如：采樣深度是1 KB，RAM數據線、地址線可以分割成2×512或4×256等多種組合。依此類推。

④定義觸發位置。Pre trigger position表示采樣到的數據12％為觸發前，88％為觸發后；Center trigger position表示采樣的數據處于觸發前后各一半；Post trigger position表示采樣到的數據88％為觸發前，12％為觸發后。

⑤觸發條件級數設置。SignalTapII ELA支持多觸發級的觸發方式，最多可支持10級觸發，幫助濾除不相干的數據，更快地找到需要的數據。若有多級觸發條件，首先分析第一級觸發條件。若第一級為TRUE，則轉到分析第二級是否滿足，直到分析完所有觸發條件均為TRUE才最終觸發時鐘采樣數據。

⑥觸發條件。設定約束性的觸發條件。可以允許單個信號的獨立觸發條件Basic，直接采用單個外部或設計模塊內部的信號；也可以允許多個節點信號的組合觸發條件Advanced，構成觸發函數的觸發條件方程。例如：使能信號ENA與4位輸出信號Q相與后觸發，觸發條件=ENA&(Q=15)。

舉例說，當今汽車制造業廣泛使用由步進電機驅動的機械手。機械手系統使得分布式控制更為復雜，而不同的機械手要同時在幾個車輛上安裝不同的零件。系統設計人員主要的挑戰之一是要通過局域網 
絡實現各個機械手和其他自動化設備的同步。更復雜的是，遠程管理功能（如監視、數據共享和遠程配置） 對復雜的中央控制拓撲結構往往非常關鍵，也就是說，必需有一個有效的分布控制機制。
　　
隨著半導體工藝和集成度的提高，現場可編程門陣列（FPGA） 已成為許多電子運動控制應用的重要替代平臺。FPGA的發展迅猛，在許多應用領域中替代了特定用途集成電路（ASIC）。非易失性FPGA是具成本效益的ASIC替代方案，不存在采用ASIC時涉及開發成本高和開發時間長的問題。而且，利用FPGA替代固定的邏輯，設計人員無論在設計階段還是在應用現場，都可以高效、可靠地實現產品升級及定制功能。
　　
以Flash 為基礎的混合信號FPGA （如Actel Fusion PSC） 能在單芯片上實現前所未有的集成度。因此，這類器件可替代多個分立元件，能使成本和占用板卡空間減少最少50%，同時又能維持系統的可靠性（圖2）。而且，混合信號器件上集成的Flash 內存可以讓設計人員存儲設計文檔，不象那些以SRAM為基礎的FPGA需要另外配置PROM。此外，與其他可重編程FPGA解決方案一樣，可配置和靈活的混合信號FPGA器件可以在開發過程中甚至應用之后，輕易進行設計變更。
　　
眾所周知，FPGA能通過并行處理加快數學運算，使它成為實現電機控制邏輯的理想選擇。FPGA能執行更嚴格的控制環，因此提供更佳的控制和更少的波動和噪聲。設計人員還能在集成了Flash 內存的混合信號FPGA中集成軟處理器核，從片上存儲器直接運行，從而緊密地配合控制邏輯和中斷驅動程序的需要。由于設計中的邏輯門數量和類型及控制邏輯的功能因應用而有所不同，即基于性能要求而定；因此，可編程邏輯往往最適合于實現各種用戶接口和數字控制邏輯，包括網絡和外設接口、脈沖寬度調制（PWM），以及正交編碼器接口和傳感器輸入；這對當今的運動控制系統都非常重要。
　　
網絡和外設接口
　　
在運動控制系統中，網絡和外設接口可讓用戶發出指令對邏輯電路進行初始化、配置和控制，并且遠程管理控制系統。根據功能和拓撲結構的不同，每個運動控制系統的網絡和外設接口都可能會采取獨特的實現方式，但有一點共同的是，都會利用接口來提高系統的可訪問性。
　　
目前已經有各種各樣的工業標準接口，如用于本地訪問的通用串行總線（USB）、基于RS232的串口和控制器局域網（CAN） 接口，以及基于TCP/IP網絡協議的10/100以太網。在苛刻的環境下，如汽車制造車間，可能還需要無線網絡接口。這種接口可在制造車間內實現系統同步、數據共享、狀態監視和故障報警。此外，基于TCP/IP的網絡接口則用于延長由任何距離遠程訪問中央制造控制設施的能力。 

在許多情況下，工業自動化應用都需要特殊的控制算法和裝置來完成特殊的任務。為實現這些標準接口無法提供的功能，需要考慮采用專門的接口。為了充分發揮某個分布控制系統的潛力，標準接口或專門的網絡協議都必須加到板卡級中，或嵌入到可編程邏輯內。而FPGA是將所有接口集成在一起的最佳平臺。特別是，當今的混合信號FPGA器件具有模擬前端，能支持種類眾多的用戶輸入，以及實現運動控制所需的電壓、電流和溫度監視功能。
　　
脈沖寬度調制（PWM） 
　　
PWM邏輯并不是所有運動控制應用都適用的方案。由于不同電機的繞組圈數、額定電壓/電流、扭矩曲線和其他參數的差異很大，因此每種PWM系統都需要對這些差異加以考慮。在PWM控制的系統中，施加電壓的順序決定電機的轉動方向。在給定繞組電感下，占空比（或者說脈沖頻率和脈沖串長度） 決定了電機的峰值電流和磁通量（即其扭矩大小）。機械動量和繞組電感（部分由繞組圈數所決定） 會使PWM電壓變得平滑。通過控制驅動電路的加壓順序、頻率和占空比，PWM 系統就可控制方向、速度和平均扭矩。利用FPGA 器件，設計人員可以構建最適合系統要求的PWM方案，而不必非得采用傳統的MCU/DSP方案來實現。
　　
正交編碼器接口（QEI）
　　
大多數高精度電機（如用于機械手的伺服步進電機） 都支持正交編碼器接口。控制系統必需提供正交編碼器接口邏輯來精確電機速度、位置和加速。當然，采用可編程邏輯技術便可在各種模式下取決于運動控制系統中采用的電機特性，精確并動態地調節速度。
　　
傳感器輸入
　　
對于閉環運動控制系統，需要有轉子位置和/或轉數輸入。這些輸入可以是內置的霍耳效應傳感器或外接的光學位置編碼器、同步解析器或磁感應傳感器。利用集成的模擬前端，混合信號FPGA將提供更加集成的解決方案，能夠減少部件數、降低系統成本和提高可靠性。
　　
可靠性和系統正常運行時間
　　
對于今天的電子系統，高性能、低集成成本和快速診斷能力非常關鍵。診斷和預報，即確定故障類型并作出預報的功能，在系統管理中的重要性越來越高。讀取帶有時間標記系統參數的各種板卡運行的功能或事后分析故障的功能對于系統開發是無價之寶。同樣地，能構建出一個"黑匣子"將為查找故障類型和設計缺陷節省寶貴的時間和精力。
　　
混合信號FPGA的片上Flash 內存可保存關鍵的系統參數，并對其作時間標記，如電源線路電流消耗、器件溫度和電壓波動等。這些數據不僅可用于事后故障分析，而且還可讓創新的設計人員用于運行中的系統趨勢分析。例如，設計人員可以測量（當輸入某一電壓時） 繞組的電流和電機的振動，以確定什么情況下按計劃的方式關閉設備。在工業應用中，從解決故障問題所需的成本以及設備關閉所造成的利潤損失來考慮，按計劃的方案關閉設備比意外關閉的費用要少得多。混合信號FPGA可讓設計人員通過分析某一特定參數如何改變板卡的壽命，在故障發生前作出預報，從而最大限度地提高機器利用率，延長系統的正常運行時間，并降低可能造成重大損失的系統崩潰風險。
　　
電機的應用范圍很廣，而且許多應用都正在由機電設計轉向電子設計。計算機和功率電子器件的成本一直是推廣電子電機控制廣泛應用的障礙之一。隨著半導體工藝和功能集成技術的進步，這個障礙正在慢慢消失。而且，由于今天采用固定功能實現方式的成本仍然很高，常常需要不同的部件和在各個設計反復環節作板卡級變更，FPGA遂成為了許多運動控制應用的替代解決方案。
　　
理想的運動控制設計往往需要將一些可協同操作的部件放在一起，使它們能在運行中和諧配合。而混合信號FPGA解決方案的功能集成度非常高，正好能滿足這種需求，可以大幅減少部件數目、板卡空間和整體系統成本，從而增加系統的可靠性和正常運行時間。

相似的，您現在創建的測量與控制系統也可以同時進行多項任務。計算領域的工程創新引進了許多建立更高效并行系統所需的關鍵技術：多核處理器、現場可編程門陣列（FPGA）和無線通信。使用這些傳統工具利用這些關鍵技術并不十分容易；但是，如果在應用中使用這些技術，就可以獲得性能更高的系統，提高測量與自動化系統的吞吐量，降低成本。LabVIEW的最新版本8.6為您提供了使用下一代并行技術所需的工具，從多核處理器到高性能FPGA直至無線設備。

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 圖1：NI機器視覺開發模塊的例如圖像卷積函數等多個圖像處理函數現在能夠自動分配到多個核心進行處理。

在桌面上進行多核超級計算

在世界最頂級的500臺超級計算機（www.top500.org）的最新排名中，有77％使用了多核處理器簇，而在2007年這個數字只有22％。這些超級計算機和您現在PC中使用的多核處理器是相同的。當然，要充分利用這些超級計算機需要編寫專用的軟件。幸運的是，LabVIEW的設計就已經考慮了并行處理，對多任務處理的支持已經長達10多年。

圖2：LabVIEW 8.6為FPGA編程提供了強大的算法工程平臺，包含了交互式用戶界面、大型分析庫以及到實時硬件原型上的快速移植。

LabVIEW 8.6是基于現有的多核兼容性而編寫的，大大提高了利用多核處理所能夠獲得的性能。在LabVIEW 8.6中超過1200個數學和信號處理庫中的函數已經為多核系統進行了優化；此外，新型的高級緩存連續技術能夠進一步提高性能。這樣使得對CPU核心的使用更為高效。舉例來說，相對于單核系統而言，一個運行在八核系統上的基準測試程序運行快了6.6倍。LabVIEW控制設計與仿真模塊也使用了多核處理器，執行并行動態系統仿真模塊快了5倍。NI機器視覺開發模塊中的多個圖像處理函數已經為自動將任務平分到多個核心中進行了優化。例如，圖像卷積函數的基準測試在雙核系統上運行快了高達15倍（見圖1）。這些新型特性為您的測量或控制系統提供了超級計算機級別的性能。

降低FPGA開發時間 

FPGA可能是現在并行能力最高的可編程計算硬件，為測量和控制系統提供了前所未有的性能和可靠性。但是，由于FPGA的開發困難重重，許多工程師不太愿意涉足FPGA編程。甚至算法設計專家在進行定點實現的工作也覺得十分困難。LabVIEW提供了強大的算法工程平臺，使用交互式用戶界面、大型分析庫和與實時硬件原型的快速移植特性，滿足了這些挑戰的需求。LabVIEW 8.6擴展了這些課題，解決了下面列出的最為常見的FPGA挑戰。

1、使用傳統的FPGA開發軟件需要數字設計的專業知識——使用LabVIEW直觀的數據流模型，您可以使用圖形化LabVIEW FPGA模塊，對FPGA進行編程，而不必學習硬件描述語言（HDL）的復雜內容。

2、FPGA代碼在執行之前可能需要很長的編譯周期——LabVIEW 8.6大大增強了FPGA開發和調試特性，您可以在無需編譯的情況下，在開發計算機上對FPGA和主機接口代碼進行仿真。此外，現在您可以在無需修改FPGA代碼的情況下，通過仿真I/O信號為FPGA邏輯建立測試工作臺，在編譯之前對設計進行驗證。

如果您使用NI CompactRIO硬件，就可以利用LabVIEW 8.6中全新的CompactRIO掃描模式特性，無需對FPGA進行編程，訪問實時處理器的I/O。有了這個全新選項，在您的應用程序需要更高性能或是自定義行為時，可以選擇“全面開啟”FPGA。

3、將算法從軟件原型移植到硬件實現中十分困難——由于LabVIEW可以運行在臺式機平臺和FPGA上，相對于使用傳統工具需要重寫算法而言，從臺式機到硬件的過渡十分平滑。LabVIEW 8.6中FPGA上的新增定點數據類型支持和例如快速傅立葉變換（FFT）函數等高級分析知識產權（IP）使得這種過渡更加順利。

4、使用最新的FPGA硬件更新設計需要耗費時間和資金——LabVIEW通過利用硬件抽象保護了您的開發投資，因此您可以使用全新硬件平臺，例如基于Xilinx Virtex-5 FPGA的NI R系列設備和NI單板RIO板卡專用可重復配置I/O（RIO）平臺，而無需對LabVIEW FPGA代碼進行修改。

簡化Wi-Fi測量系統的實現

LabVIEW除了簡化了在多核處理器和FPGA上的并行代碼開發之外，還通過為新型NI Wi-Fi數據采集（DAQ）設備提供支持，簡化了并行分布式測量的開發和部署。盡管很久之前LabVIEW就已經為一系列插入式和有線總線的數據采集提供了支持，包括PCI、PXI、USB、LAN和GPIB，但是在數據采集應用中無線技術的引進卻慢了很多。這主要是因為對可靠、安全、高性能無線系統的編程和部署相對更為復雜。隨著Wi-Fi（IEEE 802.11）在IT領域中普及以來，性能、可靠性和安全性已經大大提高了這個技術能夠適用于包括數據采集在內的關鍵任務的可行性。

對基于Wi-Fi的LabVIEW配置和數據采集步驟和對本地插入式USB設備的信號采集是相似的。兩者都使用相同的LabVIEW應用程序接口（API）連接NI-DAQmx驅動程序，從而避免了在將Wi-Fi設備加入到現有有線或插入式NI數據采集系統時所需的代碼修改。在LabVIEW中進行編程的時候，您可以使用NI數據采集助手，這是一個基于配置的向導，能夠幫助您定義測量，快速方便地通過Wi-Fi采集數據。LabVIEW 8.6中的數據采集助手和NI-DAQmx API使得將您的Wi-Fi系統從幾十個擴展到上百個設備變得十分容易。現在您可以將LabVIEW 8.6和新型NI Wi-Fi數據采集驅動程序用于以下應用領域：

1、用于預測維護的機器監視——機器狀態監視可以預防意外事故、優化機器性能，并且降低修理時間和維護成本。使用LabVIEW和Wi-Fi振動測量，可以大大減少與機器監視相關的安裝和布線成本。Wi-Fi數據采集還簡化了筆記本電腦和基于PC的移動現場診斷系統的建立。

2、結構狀態的診斷監視——結構狀態監視包括通過負載、壓力和張力等主要指標對建筑和橋梁的性能進行評估。由于這些結構尺寸較大，使用有線解決方案成本高昂，并且難于實現。對于這些及其他動態結構測試應用而言，高帶寬的全新NI Wi-Fi數據采集設備是使用LabVIEW在線分析，進行振動和張力測量連續數據流傳送的理想選擇。

3、環境質量監視——環境監視的范圍包括土壤、水和空氣的完整度直至與溫度和濕度調節相關的服務器與易損品等重要資產的室內儲藏。使用LabVIEW和Wi-Fi熱電偶和電壓測量，建立安裝與支持簡單的無線遠程監督解決方案。

圖3：您可以在多種應用中將新型Wi-Fi數據采集設備與LabVIEW一起使用，其中包括機器、診斷與環境監視。

LabVIEW 8.6中的其他新特性

除了繼續引進多核處理器、FPGA和Wi-Fi測量等最新并行技術之外，LabVIEW 8.6還包括了為長期老用戶專門設計的新增特性和重要改進。一個十分顯著的改變是通過LabVIEW平臺DVD套件所帶來的更好的用戶體驗，它大大簡化了LabVIEW開發系統、附加模塊和工具包以及NI兼容設備驅動程序的安裝。在單一的對話框中，您可以安裝分布在多張DVD上的軟件，并且盡可能少地更換媒介。您還可以對DVD上所包含的您暫時并不擁有的軟件進行30天的評估。

LabVIEW 8.6還包括了新增開發特性，可以提高工作效率，其中包括全新的程序框圖整理工具，只需要單擊鼠標，就可以按照LabVIEW風格指南中所給出的編程建議對程序框圖進行大小改變和重新排列。我們知道LabVIEW選板隨著LabVIEW平臺的發展，變得越來越復雜，LabVIEW 8.6也引進了快速放置功能，您可以使用可預測方式進行選擇，對前面板和程序框圖對象進行查找和放置。

世界是并行的，工程師和科學家必須能夠基于可響應的軟件，開發測量與自動化系統。LabVIEW 8.6可以充分利用多核處理器、FPGA以及Wi-Fi數據采集設備，它提供了由其自身圖形化編程平臺所帶來的相同優點——無論何如復雜都可以利用最新PC技術的能力。

– Michael Neal     

Michael Neal是一位LabVIEW產品經理。他獲取了德克薩斯大學奧斯汀分校的結構工程學士學位和生物醫學工程碩士學位。

– Gerardo Garcia     

Gerardo Garcia是一位LabVIEW實時與工業控制的部門經理。他獲得了德州農機大學的電子工程學士學位。

1 概述

--- 隨著FPGA容量的增大，FPGA的設計日益復雜，設計調試成為一個非常繁重的任務。為了使得設計盡快投入市場，設計人員需要一種簡易有效的測試工具，以盡可能的縮短測試時間。傳統的邏輯分析儀在測試復雜的FPGA設計時，將會面臨以下幾點問題：1）缺少空余I/O引腳。設計中器件的選擇依據設計規模而定，通常所選器件的I/O引腳數目和設計的需求是恰好匹配的。2）I/O引腳難以引出。設計者為減小電路板的面積，大都采用細間距工藝技術，在不改動PCB板布線的情況下引出I/O引腳非常困難。3）外接邏輯分析儀有改動FPGA設計中信號原來狀態的可能，因此難以確保信號的正確性。4）傳統的邏輯分析儀價格昂貴，將會加重設計方的經濟負擔。

--- 伴隨著EDA工具的快速發展，一種新的調試工具Quartus II 中的SignalTap II 滿足了FPGA研發中硬件調試的需求，他具有無干擾、便于升級、使用簡單、價格低廉等特點。本文將介紹SignalTap II邏輯分析儀的主要特點和使用流程，并以一個實例介紹該分析儀具體的操作方法和步驟。

2 SignalTap II的特點及使用

--- SignalTap II嵌入邏輯分析儀集成到Quartus II設計軟件中，能夠捕捉和顯示可編程單芯片系統（SOPC）設計中實時信號的狀態，這樣研發者就能在整個設計過程中以系統級的速度觀察硬件和軟件的交互作用。他支持多達1024個通道，采樣深度高達128Kb，每個分析儀均有10級觸發輸入/輸出，從而增加了采樣的精度。SignalTap II為設計者提供了業界領先的SOPC設計的實時可視性，能夠大大減少驗證過程中所花費的時間。目前SignalTap II邏輯分析儀支持的器件系列包括：APEXT II, APEX20KE, APEX20KC, APEX20K, Cyclone, Excalibur, Mercury, Stratix GX, Stratix。

--- SignalTap II將邏輯分析模塊嵌入到FPGA中，如圖1所示。邏輯分析模塊對待測節點的數據進行捕捉，數據通過JTAG接口從FPGA傳送到Quartus II軟件中顯示。使用SignalTap II無需額外的邏輯分析設備，只需將一根JTAG接口的下載電纜連接到要調試的FPGA器件。SignalTap II對FPGA的引腳和內部的連線信號進行捕捉后，將數據存儲在一定的RAM塊中。因此，需要用于捕捉的采樣時鐘信號和保存被測信號的一定點數的RAM塊。

--- 使用SignalTap II的一般流程是：設計人員在完成設計并編譯工程后，建立SignalTap II (.stp)文件并加入工程、設置STP文件、編譯并下載設計到FPGA、在Quartus II軟件中顯示被測信號的波形、在測試完畢后將該邏輯分析儀從項目中刪除。以下描述設置 SignalTap II 文件的基本流程：

--- 1．設置采樣時鐘。采樣時鐘決定了顯示信號波形的分辨率，他的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTap II在時鐘上升沿將被測信號存儲到緩存。

--- 2．設置被測信號。能使用Node Finder 中的 SignalTap II 濾波器查找所有預綜合和布局布線后的SignalTap II 節點，添加要觀察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、PLL的時鐘輸出、JTAG引腳信號、LVDS（低壓差分）信號。

--- 3．設置采樣深度、確定RAM的大小。SignalTap II所能顯示的被測信號波形的時間長度為Tx，計算公式如下：
--- Tx=N×Ts
--- N為緩存中存儲的采樣點數，Ts為采樣時鐘的周期。

--- 4．設置buffer acquisition mode。buffer acquisition mode包括循環采樣存儲、連續存儲兩種模式。循環采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發條件滿足時就捕捉一段數據。該功能能去掉無關的數據，使采樣緩存的使用更加靈活。

--- 5．觸發級別。SignalTap II支持多觸發級的觸發方式，最多可支持10級觸發。

--- 6．觸發條件。能設定復雜的觸發條件用來捕捉相應的數據，以協助調試設計。當觸發條件滿足時，在signalTap時鐘的上升沿采樣被測信號。

--- 完成STP設置后，將STP文件同原有的設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕捉結果。SignalTap II可將數據通過多余的I/O引腳輸出，以供外設的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

3 實例分析

--- 本文以一個ADC0809器件的采樣控制器作為實例，具體說明怎么用SignalTap II 來進行FPGA設計的驗證。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，該器件支持SignalTap II 嵌入式邏輯分析儀的使用。

--- FPGA的設計結構如圖2所示。數字倍頻器的倍頻輸出提供ADC控制器的采樣觸發脈沖。A/D轉換器ADC0809的操作時序見數據手冊，根據其操作時序，ADC控制器來實現ADC0809的數據采集操作，采樣的時機由倍頻器來控制。控制器每控制完成一次采樣操作，則停止等待下一個觸發脈沖的到來。倍頻器每輸出一個低電平脈沖，ADC采樣控制器的狀態機進行一次采樣操作。在倍頻器的觸發控制下，完成被測信號一個基波周期N個點的等間隔采樣，同時數字倍頻器跟蹤輸入信號的頻率的變化，盡可能地保持N個點的采樣寬度正好為被測信號一個周波的寬度。

--- 測試項目是基于FPGA的AD采樣控制器，他是用狀態機控制的周期性的重復事件，一次采樣操作完成后等待采樣脈沖、開始下一次的采樣。針對待測項目的周期性，

--- 在STP文件中將buffer acquisition mode分別設為連續存儲和循環采樣存儲兩種模式進行驗證。連續存儲方式記錄采樣操作的連續過程，而在循環采樣存儲方式下SignalTap II記錄多次采樣時刻數據。