◎ PCB設(shè)計(jì)技巧
◎ PCB Layout指南
◎ PCB的外型加工
◎ 芯片焊盤設(shè)計(jì)標(biāo)準(zhǔn)
◎ Via孔的作用及原理
◎ 如何在PCB設(shè)計(jì)中合理布置各元件
◎ PCB一般驗(yàn)收標(biāo)準(zhǔn)
◎ PCB目檢檢驗(yàn)規(guī)范
◎ PCB設(shè)計(jì)指引
◎ Cadence Allegro 簡(jiǎn)介與安裝方法
◎ Mentor PADS2005 安裝方法
◎ 印制電路板的可靠性設(shè)計(jì)-地線設(shè)計(jì)
◎ Cadence Allegro 簡(jiǎn)介與安裝方法
◎ Mentor PADS2005 安裝方法
◎ OrCAD 10.5 簡(jiǎn)介與安裝
◎ Mentor WG/EN2004 安裝說明
◎ Protel DXP 2004 簡(jiǎn)介與安裝]]>
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<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; COLOR: black; FONT-FAMILY: 宋體;">一、<span style="mso-bidi-font-weight: bold;">培訓(xùn)時(shí)間、地點(diǎn)<span lang="EN-US">:</span></span></span></b><span lang="EN-US" style="FONT-SIZE: 14pt; COLOR: black; FONT-FAMILY: 宋體;">2天,上海 2009年8月29-30日，8月28日?qǐng)?bào)到；<b style="mso-bidi-font-weight: normal;">
</b></span>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; COLOR: black; FONT-FAMILY: 宋體;">二、<span style="mso-bidi-font-weight: bold;">課程提綱：<span lang="EN-US">
</span></span></span></b>
<table cellspacing="0" cellpadding="0" width="665" align="left" border="1" style="BORDER-RIGHT: medium none; BORDER-TOP: medium none; BORDER-LEFT: medium none; WIDTH: 498.6pt; BORDER-BOTTOM: medium none; BORDER-COLLAPSE: collapse; mso-border-alt: solid windowtext .5pt; mso-table-lspace: 9.0pt; mso-table-rspace: 9.0pt; mso-table-anchor-vertical: paragraph; mso-table-anchor-horizontal: margin; mso-table-left: -3.65pt; mso-table-top: 4.7pt; mso-padding-alt: 0cm 5.4pt 0cm 5.4pt;"><tbody><tr style="HEIGHT: 15.2pt;"><td valign="top" width="319" style="BORDER-RIGHT: windowtext 0.5pt solid; PADDING-RIGHT: 5.4pt; BORDER-TOP: windowtext 0.5pt solid; PADDING-LEFT: 5.4pt; PADDING-BOTTOM: 0cm; BORDER-LEFT: windowtext 0.5pt solid; WIDTH: 239.4pt; PADDING-TOP: 0cm; BORDER-BOTTOM: windowtext 0.5pt solid; HEIGHT: 15.2pt; BACKGROUND-COLOR: transparent;"><p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span lang="EN-US" style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">
</span></b>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">第一天上午：<span lang="EN-US">
</span></span></b>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; TEXT-INDENT: 7pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly; mso-char-indent-count: .5; mso-char-indent-size: 14.0pt;"><span lang="EN-US" style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">1、高速設(shè)計(jì)與PCB仿真流程；
</span>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; TEXT-INDENT: 7pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly; mso-char-indent-count: .5; mso-char-indent-size: 14.0pt;"><span lang="EN-US" style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">2、Cadence 工具簡(jiǎn)介；
</span>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; TEXT-INDENT: 7pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly; mso-char-indent-count: .5; mso-char-indent-size: 14.0pt;"><span lang="EN-US" style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">3、Ibis模型解讀以及如何自制模型；
</span>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; TEXT-INDENT: 7pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly; mso-char-indent-count: .5; mso-char-indent-size: 14.0pt;"><span lang="EN-US" style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">4、用作仿真實(shí)例的某網(wǎng)絡(luò)處理器高速單板情況介紹； 案例分析
</span>
<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">第一天下午：<span lang="EN-US">
要下載EDA360展望論文，請(qǐng)?jiān)L問 http://www.eda360.com .
改變的必要性
雖然消費(fèi)者對(duì)高級(jí)移動(dòng)計(jì)算設(shè)備與其他高性能電子設(shè)備的需求非常驚人，這些產(chǎn)品的開發(fā)方式正在扼殺當(dāng)今技術(shù)所能實(shí)現(xiàn)的創(chuàng)新。根據(jù)傳統(tǒng)的垂直分工式開發(fā)方法，首先開發(fā)的是硬件與操作系統(tǒng)（OS），然后添加應(yīng)用程序。硬件與操作系統(tǒng)完全集成后，應(yīng)用程序被限制于基本的軟硬件平臺(tái)之中。
此外，老牌的電子公司正受到新進(jìn)企業(yè)的強(qiáng)力挑戰(zhàn)：他們正在改變游戲規(guī)則，注重創(chuàng)新與應(yīng)用程序的差異化。如今這些新進(jìn)企業(yè)要求半導(dǎo)體供應(yīng)商提供“適宜應(yīng)用程序”的平臺(tái)，硬件與軟件都要適合特定的應(yīng)用，例如移動(dòng)計(jì)算。EDA360在產(chǎn)業(yè)體系內(nèi)直接應(yīng)對(duì)這種轉(zhuǎn)型，提出了一種應(yīng)用驅(qū)動(dòng)式開發(fā)模式，硬件是為動(dòng)態(tài)滿足應(yīng)用程序的需要而設(shè)計(jì)和開發(fā)的。
“作為一家從事產(chǎn)業(yè)經(jīng)濟(jì)與技術(shù)轉(zhuǎn)型企業(yè)的創(chuàng)始人，我們?yōu)閿?shù)以百萬(wàn)計(jì)的人群提供機(jī)遇，我一直都在觀察其他人的舉動(dòng)，”O(jiān)ne Laptop per Child（每個(gè)兒童一臺(tái)筆記本電腦）公司創(chuàng)始人兼主席Nicholas Negroponte說。“Cadence擁有可能轉(zhuǎn)變微處理器產(chǎn)業(yè)乃至消費(fèi)電子的經(jīng)濟(jì)和表現(xiàn)的愿景和模式。EDA360明確指出了一個(gè)值得關(guān)注的遠(yuǎn)景。”
立即行動(dòng)起來(lái)：Cadence拓展合作，推出支持EDA360的新產(chǎn)品
為支持該業(yè)界遠(yuǎn)景，Cadence今天還公布了實(shí)現(xiàn)EDA360的初步舉措——擴(kuò)展技術(shù)合作，推出新產(chǎn)品系列，促進(jìn)該技術(shù)在設(shè)計(jì)中的廣泛采用，并開發(fā)創(chuàng)新設(shè)備。這些舉措包括：
系統(tǒng)實(shí)現(xiàn)的體系式方法
由于應(yīng)用導(dǎo)向型系統(tǒng)設(shè)計(jì)讓用戶能夠解決極其復(fù)雜與困難的任務(wù)，沒有哪家公司能夠提供所有必要的工具完全整合系統(tǒng)的硬件與軟件組件。EDA360的一個(gè)關(guān)鍵原則是需要一個(gè)體系，能夠讓客戶在面臨當(dāng)前與未來(lái)市場(chǎng)的必然挑戰(zhàn)時(shí)受益。作為EDA360條款中關(guān)于“系統(tǒng)實(shí)現(xiàn)”這一承諾的第一步，Cadence與Wind River今天宣布進(jìn)行技術(shù)合作，目標(biāo)是整合Cadence Incisive Software Extensions和Wind River的Simics虛擬平臺(tái)。在尚無(wú)硬件可用之前，這種合作方式預(yù)計(jì)可讓工程師在虛擬平臺(tái)上開發(fā)電子設(shè)計(jì) ，并且提高系統(tǒng)工程師在規(guī)劃、管理、激勵(lì)、檢查與監(jiān)控不同軟硬件用例方面的效率。這種程度的合作對(duì)于提高系統(tǒng)級(jí)進(jìn)度可預(yù)測(cè)性方面至關(guān)重要，同時(shí)可以降低風(fēng)險(xiǎn)，這是Cadence系統(tǒng)實(shí)現(xiàn)體系中未來(lái)多宗合作投資的第一步。
“電子產(chǎn)業(yè)需要適應(yīng)新局勢(shì)才能繼續(xù)其過去30多年來(lái)的激進(jìn)創(chuàng)新，”Wind River首席戰(zhàn)略官兼Simics部門總經(jīng)理Vincent Rerolle說。“一種合作型體系式方法，讓設(shè)計(jì)團(tuán)隊(duì)能夠挑選最適合其特定需要的組件，這是實(shí)現(xiàn)開放式標(biāo)準(zhǔn)型解決方案的必要要求，能夠解決成本問題，將利潤(rùn)最大化。Cadence系統(tǒng)型產(chǎn)品與Simics的結(jié)合為系統(tǒng)開發(fā)的所有方面提供了一個(gè)真實(shí)的虛擬平臺(tái)。”
Cadence驗(yàn)證計(jì)算平臺(tái)
星期一，公司公布了業(yè)界第一個(gè)完全集成的高性能驗(yàn)證計(jì)算平臺(tái)，名為Palladium XP，它在一個(gè)統(tǒng)一的驗(yàn)證環(huán)境中集成了模擬、加速與仿真。這種高度可擴(kuò)展的Palladium XP驗(yàn)證計(jì)算平臺(tái)是為了支持下一代設(shè)計(jì)而開發(fā)的，讓設(shè)計(jì)與驗(yàn)證團(tuán)隊(duì)能夠更快地完善他們的軟硬件環(huán)境，在更短的時(shí)間內(nèi)生產(chǎn)出更高質(zhì)量的嵌入式系統(tǒng)。
Cadence? Palladium? XP 最高支持20億門的設(shè)計(jì)結(jié)構(gòu)，提供的性能最高可達(dá)4MHz并支持最多512名用戶同時(shí)使用。該平臺(tái)還提供了獨(dú)特的系統(tǒng)級(jí)解決方案，包括低功耗分析與指標(biāo)驅(qū)動(dòng)式驗(yàn)證。
Palladium XP驗(yàn)證計(jì)算平臺(tái)為開發(fā)者提供了其設(shè)計(jì)的高保真描繪(high-fidelity representation)，讓他們能夠迅速而有把握地找到并修復(fù)錯(cuò)誤，從而得到更高質(zhì)量的IP、子系統(tǒng)、SoC和系統(tǒng)。設(shè)計(jì)團(tuán)隊(duì)可以根據(jù)需要在可擴(kuò)展的驗(yàn)證環(huán)境中將模擬與加速和仿真進(jìn)行“熱交換(hot-swap)”，這樣可以加快驗(yàn)證過程，并且可以更早地測(cè)試嵌入式軟件，并且評(píng)估不同IP與系統(tǒng)架構(gòu)的性能推斷。
“今天，半導(dǎo)體公司必須要同時(shí)擅長(zhǎng)于軟硬件，而那些無(wú)法超越傳統(tǒng)由摩爾定律驅(qū)動(dòng)的創(chuàng)新將會(huì)受到極大的沖擊，”Cadence總裁兼首席執(zhí)行官Lip-Bu Tan說。“EDA360是整個(gè)產(chǎn)業(yè)的行動(dòng)倡議。我們的客戶正面臨陌生的、極其復(fù)雜的挑戰(zhàn)，我們必須合作以提供能確保成功的先進(jìn)技術(shù)與解決方案。因此，Cadence將會(huì)執(zhí)行基于深厚客戶伙伴關(guān)系的EDA360戰(zhàn)略，以解決我們行業(yè)所面臨
]]>Cadence OrCAD 15.7,
讓PCB的設(shè)計(jì)進(jìn)入更細(xì)節(jié)階段。與PSpice結(jié)合可應(yīng)用于在Allegro平臺(tái)上。此套組系為一完整涵蓋前端至后端、使用微軟視窗平臺(tái)的流程，可以供印刷電路板(PCB)
設(shè)計(jì)師透過工具整合與程式自動(dòng)化改善生產(chǎn)力與縮段進(jìn)入市場(chǎng)的時(shí)間。 Orcad Unison Suite
整合了四種新近加強(qiáng)型的產(chǎn)品，在單一套裝軟體當(dāng)中即可提供設(shè)計(jì)師所需的所有工具。
OrCAD 15.7 包括供設(shè)計(jì)輸入的Orcad CaptureR ，供類比與混合訊號(hào)模擬用的 PSpiceR A/D
Basics，供電路板設(shè)計(jì)的 Orcad LayoutR 以及供高密度電路板自動(dòng)繞線的SPECCTRAR
4U。新加入的SPECCTRA，用以支援設(shè)計(jì)日益復(fù)雜的各種高速、高密度印刷電路板設(shè)計(jì)。SPECCTRA
提供設(shè)計(jì)師一種以形狀為基礎(chǔ)的，功能強(qiáng)大的繞線器，可在減少使用者介入情況下完成各種復(fù)雜設(shè)計(jì)。
OrCAD PCB Design Tools
The Cadence OrCAD product line includes affordable, high-performance
PCB design tools that boost productivity for smaller design teams
and individual PCB designers.
To stay competitive in today's market, engineers must take a design
from engineering through manufacturing with shorter design cycles
and faster time to market. To be successful, you need a set of
powerful, intuitive, and integrated tools that work seamlessly
across the entire design flow.
Cadence OrCAD personal productivity tools (including Cadence PSpice)
have a long history of addressing these demands. Designed to boost
productivity for smaller design teams and individual PCB designers,
OrCAD PCB design suites grow with your needs and technology
challenges. The powerful, tightly integrated PCB design suites
include design capture, librarian tools, a PCB editor, an
auto/interactive router, and optional analog and mixed-signal
simulator.
The affordable, high-performance OrCAD product line is easily
scalable with the full complement of Cadence Allegro PCB solutions.
The OrCAD product line is supported by a worldwide network of
Cadence Channel Partners. For sales, technical support, and training
inquiries please visit the global Cadence Channel Partner listing to
find a partner in your region.]]>
OrCAD PCB Designer with PSpice，F(xiàn)ull featured suites with time-proven and new OrCAD technology，全功能增強(qiáng)套件，具有記時(shí)驗(yàn)證功能以及新OrCAD技術(shù)！是目前為止OrCAD功能最強(qiáng)大的一個(gè)版本。
Cadence OrCAD 16.0, 讓PCB的設(shè)計(jì)進(jìn)入更細(xì)節(jié)階段。與PSpice結(jié)合可應(yīng)用于在Allegro平臺(tái)上。此套組系為一完整涵蓋前端至后端、使用微軟視窗平臺(tái)的流程，可以供印刷電路板(PCB) 設(shè)計(jì)師透過工具整合與程式自動(dòng)化改善生產(chǎn)力與縮段進(jìn)入市場(chǎng)的時(shí)間。 Orcad Unison Suite 整合了四種新近加強(qiáng)型的產(chǎn)品，在單一套裝軟體當(dāng)中即可提供設(shè)計(jì)師所需的所有工具。組合各項(xiàng)產(chǎn)品的本套組定價(jià)US$5,995 (參考用), 比分別購(gòu)買單項(xiàng)產(chǎn)品可節(jié)省一半以上的費(fèi)用。
OrCAD 16.0 包括供設(shè)計(jì)輸入的Orcad CaptureR ，供類比與混合訊號(hào)模擬用的 PSpiceR A/D Basics，供電路板設(shè)計(jì)的 Orcad LayoutR 以及供高密度電路板自動(dòng)繞線的SPECCTRAR 4U。新加入的SPECCTRA，用以支援設(shè)計(jì)日益復(fù)雜的各種高速、高密度印刷電路板設(shè)計(jì)。SPECCTRA 提供設(shè)計(jì)師一種以形狀為基礎(chǔ)的，功能強(qiáng)大的繞線器，可在減少使用者介入情況下完成各種復(fù)雜設(shè)計(jì)。
該公司CadenceR PCB系統(tǒng)部們的策略行銷部副總裁Jamie Metcalfe表示"Cadence OrCAD Suite 10.5提供一些了不起的科技，而售價(jià)是個(gè)人工程師設(shè)計(jì)市場(chǎng)中每一位都能負(fù)擔(dān)得起的。藉著發(fā)行此一軟體，本公司為此一市場(chǎng)區(qū)隔中的價(jià)格/性能制定了新的標(biāo)準(zhǔn)"。
Cadence OrCAD Suite With PSpice V10.5新功能關(guān)鍵更新：
OrCAD Capture, 具有快捷、通用的設(shè)計(jì)輸入能力，使OrCAD Capture原理圖輸入系統(tǒng)成為全球范圍內(nèi)廣受歡迎 的設(shè)計(jì)輸入工具。它針對(duì)設(shè)計(jì)一個(gè)新的模擬電路、修改現(xiàn)有的一個(gè)PCB的原理圖，或者繪制一個(gè)HDL模塊的方框 圖，都提供了你所需要的全部功能，并且可以迅速地驗(yàn)證你的設(shè)計(jì)。OrCAD Capture作為設(shè)計(jì)輸入工具，它運(yùn)行在PC平臺(tái)，用于FPGA、PCB和PSpice設(shè)計(jì)應(yīng)用中。它是業(yè)界第一個(gè)真正基于Windows環(huán)境的原理圖輸入程序。Capture易于使用的功能和特點(diǎn)使其已經(jīng)成為了原理圖輸入的工業(yè)標(biāo)準(zhǔn)。
OrCAD PCB Editor, 聰明的布線環(huán)境, 方便的生產(chǎn)接口,OrCAD PCB Editor是OrCAD PCB Designer最主要和最強(qiáng)大的核心工具,也是由世界最先進(jìn)的Cadence / Allegro電路板設(shè)計(jì)系統(tǒng)所研發(fā). OrCAD PCB Editor 是一個(gè)用來(lái)建立及繪制復(fù)雜多層的電路板設(shè)計(jì)平臺(tái). 而可擴(kuò)張的功能選項(xiàng)使他對(duì)于現(xiàn)今市面上的設(shè)計(jì)及生產(chǎn)需求都能夠和完全符合.并能安心面對(duì)未來(lái)的挑戰(zhàn)。
SPECCTRA for OrCAD , SPECCTRA 是市面上最先進(jìn)的自動(dòng)及手動(dòng)布線軟件.他能夠與OrCAD PCB Editor充分結(jié)合, 您能將電路板甚至是線路圖上所定義的參數(shù)及設(shè)計(jì)宣告?zhèn)鲗?dǎo)至SPECCTRA. 內(nèi)建的自動(dòng)布線軟件的可同時(shí)6 個(gè)訊號(hào)層走線而零件接點(diǎn)數(shù)不限, 如果你要的同時(shí)自動(dòng)布線的層數(shù)較多,您可以用相當(dāng)經(jīng)濟(jì)的價(jià)格升級(jí)到 其它的等級(jí)得到最大的效益。
PSpice A/D (included in OrCAD with PSpice v16.0) PSpice 是一個(gè)全功能的模擬與混合信號(hào)仿真器，它支持從高頻系統(tǒng)到低功耗IC設(shè)計(jì)的電路設(shè)計(jì)。PSpice的仿真工具已和 OrCAD Capture及Concept HDL電路編輯工具整合在一起，讓工程師方便地在單一的環(huán)境里建立設(shè)計(jì)、控制模擬及得到結(jié)果。
Cadence該公司在華盛頓瑞吉菲德的一位作印刷電路板試計(jì)的顧問 (產(chǎn)品上市前 作第二階段貝塔測(cè)) Kris Nelson認(rèn)為"OrCAD 16.0中的四層板SPECCTRA 自動(dòng)繞線器使我能夠解決了在中小型設(shè)計(jì)中在高密度高精度繞線時(shí)所面臨的問題。Orcad Layout 與 SPECCTRA之間一次按鍵即可操控的介面，可執(zhí)行雙向轉(zhuǎn)譯步驟的自動(dòng)化步驟,確實(shí)省下我很多時(shí)間。 再加上此套組在各種工具之間提供完整的前、後(反)標(biāo)注，使我再也不用為了想到作廢的電路板而難以入眠。"
::::::English Description::::::
The Cadence OrCAD product line includes affordable, high-performance PCB design tools that boost productivity for smaller design teams and individual PCB designers.To stay competitive in today’s market, engineers must take a design from engineering through manufacturing with shorter design cycles and faster time to market. To be successful, you need a set of powerful, intuitive, and integrated tools that work seamlessly across the entire design flow.
Cadence? OrCAD? personal productivity tools (including Cadence? PSpice?) have a long history of addressing these demands. Designed to boost productivity for smaller design teams and individual PCB designers, OrCAD PCB design suites grow with your needs and technology challenges. The powerful, tightly integrated PCB design suites include design capture, librarian tools, a PCB editor, an auto/interactive router, and optional analog and mixed-signal simulator.
The affordable, high-performance OrCAD product line is easily scalable with the full complement of Cadence? Allegro? PCB solutions.
The OrCAD product line is supported by a worldwide network of Cadence Channel Partners. For sales, technical support, and training inquiries please visit the global Cadence Channel Partner listing to find a partner in your region.To stay competitive in today’s market, engineers must take a design from engineering through manufacturing with shorter design cycles and faster time to market. To be successful, you need a set of powerful, intuitive, and integrated tools that work seamlessly from start to finish.
Cadence? OrCAD? personal productivity tools (including Cadence PSpice?) have along history of addressing these demands. Designed to boost productivity for smaller design teams and individual PCB designers, OrCAD PCB design suites grow with your needs and technology challenges. The powerful, tightly integrated PCB design suites include design capture, librarian tools, a PCB editor, an auto/interactive router, and optional analog and mixed-signal simulator. The affordable, high-performance OrCAD product line is easily scalable with the full complement of Cadence Allegro? PCB design technologies.
All OrCAD 16.0 products are now supported in Windows Vista? Enterprise.
New Cadence OrCAD and PSpice Bundle!
Cadence OrCAD EE Designer Plus
OrCAD EE Designer Plus provides powerful schematic entry and simulation in one premium package. This competitively priced, complete front-end design solution includes:
OrCAD Capture schematic entry, the world’s leading schematic capture tool
PSpice A/D for analog and mixed-signal simulation
PSpice advanced analysis capabilities—sensitivity analysis, optimization, Smoke (stress analysis), and Monte Carlo (yield analysis)—to automatically maximize the performance of circuits
For more information contact us at info@ema-eda.com or call 800-813-7494.
Cadence OrCAD Capture
Improved support for complex hierarchical designs, including better support for occurrence properties and externally referenced designs.
Support for placing and moving text and drawing objects on fine grid independent of connectivity objects
Enhancements to archiving adds an option to include PSpice models in the archive libraries which improves the performance of archived simulation profiles
Improved error messages and DRC engine
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Usability enhancements and implementation of over 100 CCRs for improved quality and performance
Cadence OrCAD Capture CIS Option
Support for including mechanical parts and assemblies in standard component information system (CIS) Bill of Materials (BOM)
Better support for Japanese characters in CIS
Better BOM generation for non-English operating systems
Cadence PSpice A/D
Improved speed for power electronics designs, especially those using ABM if-then expressions, which will simulate up to 50x faster
CheckPoint Restart feature allows you to save the state of a transient simulation at specific times as CheckPoints. Prior to restarting, you can change component values, so if you’re not getting the results you want, you can tune your circuit without having to restart from the beginning. This is particularly useful for circuits that have a long startup time like a switch mode power supply. You can simulate once to reach steady state, tune the circuit to get the final result you want, and then simulate from the beginning to verify the full simulation. In this situation, CheckPoint Restart can be a significant time saver
Autoconvergence feature allows PSpice to automatically modify convergence options as necessary. This reduces the need for user interaction for problem circuits
Improved transient convergence. Adaptive iteration, improvements in the step time algorithm, and an improved switch model allow PSpice to converge on certain types of problem circuits
Run in resume mode accessible from graphical user interface (GUI)
Minimum step size recalculation
Usability enhancements
Tasks such as adding a trace, adding a plot, zooming the view, or adding a text label are now available using the right mouse button to display a context-sensitive menu in the Probe window
Probe window cursors now display X and Y coordinates on the status bar of the Probe window
Improved simulation speed for E and G device-based circuits
PSpice libraries have 120 new power devices. Updated vendor libraries include 290 new LED models
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Cadence PSpice AA
PSpice Advanced Analysis support for legacy PSpice models. Traditional tolerance specifications can now be used by the Monte Carlo and Sensitivity tools. This includes the use of PDF custom distributions and device and lot tolerances
Cadence OrCAD PCB Designer (including OrCAD PCB Editor)
OrCAD Layout translator user interface opens from within OrCAD PCB Editor
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Usability enhancements made within the display canvas and to the command structure
Redesigned color / visibility GUI
Enhancements made to the underlying graphics system, based on OpenGL graphics engine
Physical and spacing constraints incorporated in the Allegro constraint management system
Interactive and automatic controls for component fanout (pin escaping)
Context-sensitive editing paradigm built on selecting database objects first, followed by action command
Cadence OrCAD Layout
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Support for GerbTool Version 15.0
Implementation of numerous CCRs for improved quality and performance
Please note: The OrCAD 16.0 upgrade will be provided without charge to all current OrCAD customers with active maintenance contracts. If you haven’t received your updated license file and CD by July 23, 2007, or if you have additional questions, please
]]>Cadence 學(xué)習(xí)：
關(guān)于Cadence的書籍不是很多，我看了以下幾本：
1、《Cadence高速電路板設(shè)計(jì)與仿真》：書很厚，內(nèi)容最全，但感覺很多直接翻譯Cadence的help文件，只講怎么操作，沒有講清楚為什么這么操作，我主要在里面學(xué)習(xí)了orCAD（CIS,orCAD 是后來(lái)被Cadence收購(gòu)的，現(xiàn)在已經(jīng)被Cadence整合進(jìn)去，和其他軟件實(shí)現(xiàn)無(wú)縫連接）的基本操作。
2、《Cadence Concept HDL&&Allegro 原理圖和PCB設(shè)計(jì)》：EDA先鋒工作室出的書我一直認(rèn)為是比較不錯(cuò)的，這本也不例外，但是Cadence Concept HDL（HDL）這個(gè)原理圖設(shè)計(jì)工具感覺沒有orCAD（CIS)操作來(lái)的方便，所以我主要從這本書上學(xué)習(xí)了Allegro的操作，本書對(duì)Allegro的講解感覺比上一本書好理解。
3、《Cadence高速PCB設(shè)計(jì)與仿真分析》：Cadence功能強(qiáng)大，純粹的畫電路板功能只是其很小一部分功能，其還可以在高速電路設(shè)計(jì)，信號(hào)完整性（SI），電源完整性（PI）仿真等方面發(fā)揮強(qiáng)大的功能，這本書上涉及到一部分高速PCB仿真的內(nèi)容，書的后面幾章講解model integrity（查看，編輯IBIS模型），PCB SI，SigXploer等工具。
4、 除了以上幾本書外，網(wǎng)上一直流傳著中興公司內(nèi)部的Cadence培訓(xùn)教程，共5個(gè)分冊(cè)：原理圖分冊(cè)，PCB設(shè)計(jì)分冊(cè)，約束管理器分冊(cè)，自動(dòng)布線器分冊(cè)，仿真分冊(cè)，里面的講解也很詳細(xì)，很多內(nèi)容都是直接從實(shí)際出發(fā)開始講解，需要的人可以給我留言，我會(huì)發(fā)給大家。
5、在Cadence的學(xué)習(xí)中感覺這幾個(gè)論壇不錯(cuò)：
http://www.eda365.com/index.php
http://www.eda365.com/index.php
6、在Cadence的學(xué)習(xí)中我認(rèn)為主要要把握一下幾點(diǎn)：
a、焊盤文件的建立（.pad），分清楚各種焊盤的區(qū)別，在各層中的結(jié)構(gòu)，剛從protel直接轉(zhuǎn)型用Cadence，這一點(diǎn)一定要注意。下面給一張比較詳細(xì)的示意圖，便于大家理解
b、分清楚電路板上各個(gè)層的含義，一般兩層板都會(huì)有頂層（底層）絲印層（silk），頂層（底層）阻焊層（soldermask）（阻焊層即為在電路板上不刷那層綠油的層），頂層（底層）布線層（etch），其它層根據(jù)具體要求再設(shè)置。
c、Cadence的操作都是先選操作內(nèi)容，再選操作對(duì)象，這一點(diǎn)剛開始很不習(xí)慣，用多了以后感覺這是它的一個(gè)優(yōu)點(diǎn)。
d、遺憾的一點(diǎn)是Cadence輸出的鉆孔文件不支持橢孔（olong），主要自己畫多個(gè)圓過孔來(lái)模擬，不知道有沒有其他方法。
下面講講FPGA的學(xué)習(xí)：
講FPGA的學(xué)習(xí)之前不得不提硬件描述語(yǔ)言（HDL），我主要用的是Verilog語(yǔ)言，另外一種常用的就是VHDL語(yǔ)言，兩種語(yǔ)言各有優(yōu)劣，對(duì)于Verilog的學(xué)習(xí)我主要推薦以下兩本書：
1、《verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》，這本書對(duì)于入門是一本很好的書，通俗易懂，讓人很快上手，它里面的例子也不錯(cuò)。但本書對(duì)于資源優(yōu)化方面的編程沒有多少涉及到。
2、《設(shè)計(jì)與驗(yàn)證Verilog HDL》，這本書雖然比較薄，但是相當(dāng)精辟，講解的也很深入，很多概念看了這本書有種豁然開朗的感覺，呵呵。
其實(shí)Verilog語(yǔ)言是相當(dāng)容易上手的，主要是要建立一個(gè)硬件電路編程的概念，很多模塊都是并行的，而不是軟件編程中的串行。要先畫電路模塊方框圖再進(jìn)行程序的編寫。
下面講講FPGA的學(xué)習(xí)，其實(shí)剛開始由于程序規(guī)模不是很大，我用的是CPLD（MAXII系列的），后來(lái)規(guī)模大了，尤其是ＡＤ高速緩存中要用到FIFO，CPLD中沒有RAM，所以自己又做了FPGA（cycloneII系列）的板子。其實(shí)MAXII系列和FPGA的內(nèi)部結(jié)構(gòu)已經(jīng)很像了，都是基于LUT的。CPLD 和FPGA的界限也越來(lái)越模糊。FPGA學(xué)習(xí)中也主要看了兩本EDA先鋒工作室出的書：
1、《Altera FPGA/CPLD 設(shè)計(jì)（基礎(chǔ)篇）》：講解一些基本的FPGA設(shè)計(jì)技術(shù)，以及QuartusII中各個(gè)工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），對(duì)于入門非常好。
2、《Altera FPGA/CPLD 設(shè)計(jì)（高級(jí)篇）》：講解了一些高級(jí)工具的應(yīng)用，LogicLock，時(shí)序約束很分析，設(shè)計(jì)優(yōu)化，也講述了一些硬件編程的思想，作為提高用。
3、《FPGA設(shè)計(jì)指南--器件，工具和流程》：這本書看了他的目錄忍不住就買了，這本書講述了FPGA設(shè)計(jì)的各個(gè)方面，雖然每個(gè)方面都是點(diǎn)到為止，但能讓你有個(gè)整體的概念，了解FPGA的所有設(shè)計(jì)功能，了解FPGA開發(fā)的整個(gè)流程。
4、FPGA的學(xué)習(xí)其實(shí)不難，剛開始看到他有這么多引腳，很多人就害怕，其實(shí)大部分引腳都是IO口，由你隨意定義，真正的控制及配置管腳很少，一般書上都會(huì)說明這些腳怎么連接，自己對(duì)照著畫個(gè)FPGA的板子，再在上面調(diào)試一些例程，這樣學(xué)起來(lái)還是很快的。下面曬一下我自己畫的FPGA開發(fā)板，F(xiàn)PGA是ep2c5，配置芯片是EPCS1，其實(shí)也不能叫做開發(fā)板，由于項(xiàng)目要求面積小，只接了幾個(gè)開關(guān)和LED，其他引腳全部用插針連出來(lái)了，比較失敗的是四個(gè)定位孔畫的太大了，呵呵
]]>Cadence獲得與在Cadence的產(chǎn)品系列中使用的IBM內(nèi)部測(cè)試工具有關(guān)的知識(shí)產(chǎn)權(quán)(IP)。
Synopsys和National Semiconductor正合作開發(fā)支持其手持便攜式設(shè)備的PowerWise技術(shù)的參考設(shè)計(jì)流程。此流程基于Synopsys的Galaxy設(shè)計(jì)平臺(tái)，包括了Synopsys的合成工具和Avanti的布局與布線工具。這兩個(gè)公司已經(jīng)合作開發(fā)了使用可變電源電壓設(shè)計(jì)的方法。 在這項(xiàng)合作中，Synopsys在Galaxy設(shè)計(jì)平臺(tái)中增加對(duì)可變電源電壓的支持，National Semiconductor提供使用Synopsys的Liberty格式的程序庫(kù)，以及關(guān)鍵的IP和測(cè)試案例。 ]]>
（一）、SKILL基礎(chǔ)
（二）、利用AXL接口操作Allegro PCB對(duì)象
（三）、注冊(cè)和使用自定義Allegro命令
（四）、Allegro UI界面設(shè)計(jì)和響應(yīng)
Email: TrizDev@yahoo.cn (以前的郵箱丟了)
四、Allegro UI界面設(shè)計(jì)和響應(yīng)
1、簡(jiǎn)介
界面是交互設(shè)計(jì)中不可缺少的一部分，很多時(shí)候我們無(wú)法只讓程序孤芳自賞地運(yùn)行
2、基于文本描述的SKILL界面設(shè)計(jì)
例子：Example.form（簡(jiǎn)單的幾段文字已經(jīng)勾勒出我們想要的界面）
FILE_TYPE=FORM_DEFN VERSION=2
FORM
FIXED
PORT 26 20
HEADER "FINDER..."
TILE
TEXT "COMPONENT LIST"
TLOC 1 1
FSIZE 25 3
ENDTEXT
FIELD Placed_List
FLOC 1 3
LIST "" 24 16
OPTION sort
ENDFIELD
FIELD done
FLOC 9 33
MENUBUTTON " OK " 10 3
ENDFIELD
ENDTILE
ENDFORM
3、測(cè)試Form的方法
Form測(cè)試接口函數(shù)axlFormTest(s_formPath)
示例：
axlFormTest("C:\\Example.form")
功能：
利用這個(gè)函數(shù)可以檢查Form文件的語(yǔ)法以及Form的顯示效果， 編輯界面時(shí)不斷使用，使你的界面更加漂亮
Tips:
A、Allegro所有的Form文件都放在Setup - User Preferences...菜單，選擇UI_Path列別中的formpath。
查看Allegro所有界面文件，很好的界面重用資源
B、將自定義的Form文件放在formpath下可以不用寫絕對(duì)路徑調(diào)用，不信試試
4、界面工具開發(fā)ABCDE
A、創(chuàng)建界面文件并使用axlFormCreate或axlMiniStatusLoad打開Form句柄（注意卸磨殺驢）
B、使用axlFormSetField初始化界面區(qū)域
C、axlFormDisplay顯示界面
D、在axlFormCallback中定義用戶交互和區(qū)域響應(yīng)
E、使用axlFormClose關(guān)閉界面窗口
/*
功能：通過選擇界面列表框中的器件名稱瀏覽器件
命令：OverviewComps
*/
;注冊(cè)命令
axlCmdRegister("OverviewComps" 'TestFormAppMainModule)
;創(chuàng)建界面文件并顯示界面（主模塊）
procedure( TestFormAppMainModule()
prog( (FileName FilePort)
;寫文件生成界面文件
FileName = "TestForm.form"
FilePort = outfile(FileName "w")
fprintf(FilePort "FILE_TYPE=FORM_DEFN VERSION=2\n")
fprintf(FilePort "FORM\n")
fprintf(FilePort "FIXED\n")
fprintf(FilePort "PORT 26 20\n\n")
fprintf(FilePort "HEADER \"FORM TEST...\"\n\n")
fprintf(FilePort "TILE\n\n")
fprintf(FilePort "TEXT \"ComponentList:\"\n\n")
fprintf(FilePort "TLOC 1 1\n")
fprintf(FilePort "FSIZE 25 3\n")
fprintf(FilePort "ENDTEXT\n\n")
fprintf(FilePort "FIELD ComponentList\n")
fprintf(FilePort "FLOC 1 3\n")
fprintf(FilePort "LIST \"\" 24 16\n")
fprintf(FilePort "OPTION sort\n")
fprintf(FilePort "ENDFIELD\n\n")
fprintf(FilePort "FIELD Quit\n")
fprintf(FilePort "FLOC 9 33\n")
fprintf(FilePort "MENUBUTTON \"EXIT\" 10 3\n")
fprintf(FilePort "ENDFIELD\n\n")
fprintf(FilePort "ENDTILE\n\n")
fprintf(FilePort "ENDFORM\n\n")
close(FilePort)
;創(chuàng)建界面句柄，刪除界面文件（卸磨殺驢...）
fw = axlFormCreate(gensym() FileName '("E" "OUTER") 'TestFormAppCallBack t)
deleteFile(FileName)
;界面區(qū)域初始化
TestFormFieldInit(fw)
;顯示界面
axlFormDisplay(fw)
return(t)
))
;界面區(qū)域初始化
procedure( TestFormFieldInit(fw)
prog( (CompsNameList)
;獲取所有的器件名稱
CompsNameList = axlDBGetDesign()->components~>name
;設(shè)置器件列表區(qū)域
axlFormSetField(fw "ComponentList" CompsNameList)
return(t)
))
;界面區(qū)域響應(yīng)回調(diào)函數(shù)
procedure( TestFormAppCallBack(fw)
prog( (CompName CompId)
case(fw->curField
("ComponentList"
CompName = fw->curValue
CompId = axlSelectByName("COMPONENT" CompName)
;定位到對(duì)象
axlZoomToDbid(CompId t)
;顯示對(duì)象詳細(xì)信息
axlShowObject(CompId)
)
("Quit"
;清理現(xiàn)場(chǎng)
axlClearSelSet()
axlSetFindFilter(?enabled "NOALL" ?onButtons "NOALL")
axlFormClose(fw)
)
)
return(t)
))
5、參考文檔
%CDSROOT%\doc
例子：
D:\DesignAdvance\Cadence\SPB_15.2\doc
參考手冊(cè)列表：
algroskill AXL接口函數(shù)參考手冊(cè)
Tips:
看看下面的路徑下是什么東西，保證樂死你... ...
%CDSROOT%\share\pcb\example\skill
6、課后習(xí)題
搞懂%CDSROOT%\share\pcb\example\skill路徑下所有的程序代碼，然后恭喜你入門了... ...
語(yǔ)言：英語(yǔ)
網(wǎng)址：http://www.cadence.com/products/pcb/pcb_design/pages/default.aspx
類別：PCB設(shè)計(jì)
Cadence? 是世界上最大的電子設(shè)計(jì)技術(shù)和配套服務(wù)的 EDA 供貨商之一。Cadence? Allegro? 則是 Cadence 推出的先進(jìn) PCB 設(shè)計(jì)布線工具。 Allegro 提供了良好且交互的工作接口和強(qiáng)大完善的功能，和它前端產(chǎn)品 Capture 的結(jié)合，為當(dāng)前高速、高密度、多層的復(fù)雜 PCB 設(shè)計(jì)布線提供了最完美解決方案。
Allegro 擁有完善的 Constraint 設(shè)定，用戶只須按要求設(shè)定好布線規(guī)則，在布線時(shí)不違反 DRC 就可以達(dá)到布線的設(shè)計(jì)要求，從而節(jié)約了煩瑣的人工檢查時(shí)間，提高了工作效率！更能夠定義最小線寬或線長(zhǎng)等參數(shù)以符合當(dāng)今高速電路板布線的種種需求。
軟件中的 Constraint Manger提供了簡(jiǎn)潔明了的接口方便使用者設(shè)定和查看 Constraint 宣告。它與Cadence? OrCAD? Capture 的結(jié)合讓 E.E. 電子工程師在繪制線路圖時(shí)就能設(shè)定好規(guī)則數(shù)據(jù)，并能一起帶到Allegro工作環(huán)境中，自動(dòng)在擺零件及布線時(shí)依照規(guī)則處理及檢查，而這些規(guī)則數(shù)據(jù)的經(jīng)驗(yàn)值均可重復(fù)使用在相同性質(zhì)的電路板設(shè)計(jì)上。
Allegro 除了上述的功能外，其強(qiáng)大的自動(dòng)推擠 push 和貼線 hug 走線以及完善的自動(dòng)修線功能更是給用戶提供極大的方便；強(qiáng)大的貼圖功能，可以提供多用戶同時(shí)處理一塊復(fù)雜板子，從而大大地提高了工作效率。或是利用選購(gòu)的切圖功能將電路版切分成各個(gè)區(qū)塊，讓每個(gè)區(qū)塊各有專職的人同時(shí)進(jìn)行設(shè)計(jì) ，達(dá)到同份圖多人同時(shí)設(shè)計(jì)并能縮短時(shí)程的目的 。
用戶在布線時(shí)做過更名、聯(lián)機(jī)互換以及修改邏輯后，可以非常方便地回編到 Capture 線路圖中，線路圖修改后也可以非常方便地更新到 Allegro 中；用戶還可以在 Capture 與 Allegro 之間對(duì)對(duì)象的互相點(diǎn)選及修改。
對(duì)于業(yè)界所重視的銅箔的繪制和修改功能， Allegro 提供了簡(jiǎn)單方便的內(nèi)層分割功能，以及能夠?qū)φ?fù)片內(nèi)層的檢閱。對(duì)于鋪銅也可分動(dòng)態(tài)銅或是靜態(tài)銅，以作為鋪大地或是走大電流之不同應(yīng)用。動(dòng)態(tài)銅的參數(shù)可以分成對(duì)所有銅、單一銅或單一對(duì)象的不同程度設(shè)定，以達(dá)到銅箔對(duì)各接點(diǎn)可設(shè)不同接續(xù)效果或間距值等要求，來(lái)配合因設(shè)計(jì)特性而有的特殊設(shè)定。
在輸出的部分，底片輸出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以及直接輸出 ODB++ 等多樣化格式數(shù)據(jù)當(dāng)然還支持生產(chǎn)所需的 Pick & Place 、NC Drill 和 Bare-Board Test 等等原始數(shù)據(jù)輸出。
Allegro 所提供的強(qiáng)大輸入輸出功能更是方便與其它相關(guān)軟件的溝通，例如 ADIVA 、 UGS(Fabmaster) 、 VALOR 、 Agilent ADS… 或是機(jī)構(gòu)的 DXF 、 IDF……… 。
為了推廣整個(gè)先進(jìn) EDA 市場(chǎng) ,Allegro 提供了 OrCAD Layout 、 PADS 、 P-CAD 等接口，讓想轉(zhuǎn)換 PCB Layout 軟件的使用者，對(duì)于舊有的圖檔能順利轉(zhuǎn)換至 Allegro 中。 Allegro 有著 操作方便，接口友好，功能強(qiáng)大，整合性好 等諸多優(yōu)點(diǎn)，是一家公司投資 EDA 軟件的理想選擇
隨著人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來(lái)越快.相應(yīng)的高速PCB的應(yīng)用也越來(lái)越廣，設(shè)計(jì)也越來(lái)越復(fù)雜.高速電路有兩個(gè)方面的含義：一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過45MHz至50MHz，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱為高速電路.另外從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)間小于6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無(wú)關(guān).
2 高速PCB設(shè)計(jì)的基本內(nèi)容
高速電路設(shè)計(jì)在現(xiàn)代電路設(shè)計(jì)中所占的比例越來(lái)越大，設(shè)計(jì)難度也越來(lái)越高，它的解決不僅需要高速器件，更需要設(shè)計(jì)者的智慧和仔細(xì)的工作，必須認(rèn)真研究分析具體情況，解決存在的高速電路問題.一般說來(lái)主要包括三方面的設(shè)計(jì)：信號(hào)完整性設(shè)計(jì)、電磁兼容設(shè)計(jì)、電源完整性設(shè)計(jì).
2.1 信號(hào)完整性(signal integrity)設(shè)計(jì)
信號(hào)完整性是指信號(hào)在信號(hào)線上的質(zhì)量.信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值.差的信號(hào)完整性不是由某一因素導(dǎo)致的，而是由板級(jí)設(shè)計(jì)中多種因素共同引起的.特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會(huì)引起信號(hào)的完整性問題.具體主要包括串?dāng)_、反射、過沖與下沖、振蕩、信號(hào)延遲等.
2.1.1 串?dāng)_(crosstalk)
串?dāng)_是相鄰兩條信號(hào)線之間的不必要的耦合，信號(hào)線之間的互感和互容引起線上的噪聲.因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓.當(dāng)信號(hào)的邊緣速率低于1ns時(shí)，串?dāng)_問題就應(yīng)該考慮.如果信號(hào)線上有交變的信號(hào)電流通過時(shí)，會(huì)產(chǎn)生交變的磁場(chǎng)，處于磁場(chǎng)中的相鄰的信號(hào)線會(huì)感應(yīng)出信號(hào)電壓.一般PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及信號(hào)線的端接方式對(duì)串?dāng)_都有一定的影響.在Cadence的信號(hào)仿真工具中可以同時(shí)對(duì)6條耦合信號(hào)線進(jìn)行串?dāng)_后仿真，可以設(shè)置的掃描參數(shù)有：PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號(hào)線長(zhǎng)度和寬度，信號(hào)線的間距.仿真時(shí)還必須指定一個(gè)受侵害的信號(hào)線，也就是考察另外的信號(hào)線對(duì)本條線路的干擾情況，激勵(lì)設(shè)置為常高或是常低，這樣就可以測(cè)到其他信號(hào)線對(duì)本條信號(hào)線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長(zhǎng)度.
2.1.2 反射(reflection)
反射和我們所知道的光經(jīng)過不連續(xù)的介質(zhì)時(shí)都會(huì)有部分能量反射回來(lái)一樣，就是信號(hào)在傳輸線上的回波.此時(shí)信號(hào)功率沒有全部傳輸?shù)截?fù)載處，有一部分被反射回來(lái)了.在高速的PCB中導(dǎo)線必須等效為傳輸線，按照傳輸線理論，如果源端與負(fù)載端具有相同的阻抗，反射就不會(huì)發(fā)生了.二者阻抗不匹配會(huì)引起反射，負(fù)載會(huì)將一部分電壓反射回源端.根據(jù)負(fù)載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負(fù).如果反射信號(hào)很強(qiáng)，疊加在原信號(hào)上，很可能改變邏輯狀態(tài)，導(dǎo)致接收數(shù)據(jù)錯(cuò)誤.如果在時(shí)鐘信號(hào)上可能引起時(shí)鐘沿不單調(diào)，進(jìn)而引起誤觸發(fā).一般布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會(huì)導(dǎo)致此類反射. 另外常有一個(gè)輸出多個(gè)接收，這時(shí)不同的布線策略產(chǎn)生的反射對(duì)每個(gè)接收端的影響也不相同，所以布線策略也是影響反射的一個(gè)不可忽視的因素.
2.1.3 過沖(overshoot)和下沖(undershoot)
過沖是由于電路切換速度過快以及上面提到的反射所引起的信號(hào)跳變，也就是信號(hào)第一個(gè)峰值超過了峰值或谷值的設(shè)定電壓.下沖是指下一個(gè)谷值或峰值.過分的過沖能夠引起保護(hù)二極管工作， 導(dǎo)致過早地失效，嚴(yán)重的還會(huì)損壞器件.過分的下沖能夠引起假的時(shí)鐘或數(shù)據(jù)錯(cuò)誤.它們可以通過增加適當(dāng)端接予以減少或消除.
2.1.4 振蕩(ringing)和環(huán)繞振蕩(rounding)
振蕩的現(xiàn)象是反復(fù)出現(xiàn)過沖和下沖.信號(hào)的振蕩和環(huán)繞振蕩由線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會(huì)導(dǎo)致邏輯功能紊亂.振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過適當(dāng)?shù)亩私踊蚴歉淖働CB參數(shù)予以減小，但是不可能完全消除.
在Cadence的信號(hào)仿真軟件中，將以上的信號(hào)完整性問題都放在反射參數(shù)中去度量.在接收和驅(qū)動(dòng)器件的IBIS模型庫(kù)中，我們只需要設(shè)置不同的傳輸線阻抗參數(shù)、電阻值、信號(hào)傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計(jì)算出信號(hào)的波形以及相應(yīng)的數(shù)據(jù)，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號(hào)傳輸速率，在對(duì)應(yīng)的PCB軟件Allegro中，就可以根據(jù)相對(duì)應(yīng)的傳輸線阻抗值和信號(hào)傳輸速率得到各層中相對(duì)應(yīng)信號(hào)線的寬度(需提前設(shè)好疊層的順序和各參數(shù)).選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據(jù)不同的電路選擇不同的方式.在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點(diǎn)，可以根據(jù)不同的電路仿真結(jié)果來(lái)確定具體的選擇方式.
2.1.5 信號(hào)延遲(delay)
電路中只能按照規(guī)定的時(shí)序接收數(shù)據(jù)，過長(zhǎng)的信號(hào)延遲可能導(dǎo)致時(shí)序和功能的混亂，在低速的系統(tǒng)中不會(huì)有問題，但是信號(hào)邊緣速率加快，時(shí)鐘速率提高，信號(hào)在器件之間的傳輸時(shí)間以及同步時(shí)間就會(huì)縮短.驅(qū)動(dòng)過載、走線過長(zhǎng)都會(huì)引起延時(shí).必須在越來(lái)越短的時(shí)間預(yù)算中要滿足所有門延時(shí)，包括建立時(shí)間，保持時(shí)間，線延遲和偏斜. 由于傳輸線上的等效電容和電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號(hào)不能滿足接收端器件正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤.在Cadence的信號(hào)仿真軟件中，將信號(hào)的延遲也放在反射的子參數(shù)中度量，有Settledelay、switchdelay、Propdelay.其中前兩個(gè)與IBIS模型庫(kù)中的測(cè)試負(fù)載有關(guān)， 這兩個(gè)參數(shù)可以通過驅(qū)動(dòng)器件和接收器件的用戶手冊(cè)參數(shù)得到， 可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計(jì)算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計(jì)算得到的值，就可以得出我們真正需要的兩個(gè)器件之間的時(shí)延范圍Propdelay.在具體器件布放的時(shí)候，如果器件的位置不合適，在對(duì)應(yīng)的時(shí)延表中那部分會(huì)顯示紅色，當(dāng)把其位置調(diào)整合適后將會(huì)變成藍(lán)色，表示信號(hào)在器件之間的延時(shí)已經(jīng)滿足Propdelay規(guī)定的范圍了.
2.2 電磁兼容性(Electro Magnetic Compatibility)設(shè)計(jì)
電磁兼容包括電磁干擾和電磁忍受，也就是過量的電磁輻射以及對(duì)電磁輻射的敏感程度兩個(gè)方面. 電磁干擾有傳導(dǎo)干擾和輻射干擾兩種.傳導(dǎo)干擾是指以電流的形式通過導(dǎo)電介質(zhì)把一個(gè)電網(wǎng)絡(luò)上的信號(hào)傳導(dǎo)到另一個(gè)電網(wǎng)絡(luò)，PCB中主要表現(xiàn)為地線噪聲和電源噪聲.輻射干擾是指信號(hào)以電磁波的形式輻射出去，從而影響到另一個(gè)電網(wǎng)絡(luò).在高速PCB及系統(tǒng)設(shè)計(jì)中，高頻信號(hào)線、芯片的引腳、接插件等都可能成為具有天線特性的輻射干擾源.對(duì)EMC的設(shè)計(jì)根據(jù)設(shè)計(jì)的重要性可以分為四個(gè)層次：器件和PCB級(jí)設(shè)計(jì)，接地系統(tǒng)的設(shè)計(jì)，屏蔽系統(tǒng)設(shè)計(jì)以及濾波設(shè)計(jì).其中的前兩個(gè)最為重要，器件和PCB級(jí)設(shè)計(jì)主要包括有源器件的選擇、電路板的層疊、布局布線等.接地系統(tǒng)的設(shè)計(jì)主要包括接地方式、地阻抗控制、地環(huán)路和屏蔽層接地等.在Cadence的仿真工具中，電磁干擾的仿真參數(shù)可以設(shè)置在X、Y、Z三個(gè)方向上的距離、頻率的范圍、設(shè)計(jì)余量、符合標(biāo)準(zhǔn)等.此仿真屬于后仿真，主要檢驗(yàn)是否符合設(shè)計(jì)要求，因此，在做前期工作時(shí)，我們還需要按照電磁干擾的理論去設(shè)計(jì)，通常的做法是將控制電磁干擾的各項(xiàng)設(shè)計(jì)規(guī)則應(yīng)用到設(shè)計(jì)的每個(gè)環(huán)節(jié)，實(shí)現(xiàn)在各個(gè)環(huán)節(jié)上的規(guī)則驅(qū)動(dòng)和控制.
2.3 電源完整性(power integrity)設(shè)計(jì)
在高速電路中， 電源和地的完整性也是一個(gè)非常重要的因素， 因?yàn)殡娫吹耐暾院托盘?hào)的完整性是密切相關(guān)的.在大多數(shù)情況下，影響信號(hào)畸變的主要原因是電源系統(tǒng).如：地反彈噪聲太大、去耦合電容設(shè)計(jì)不合適、多電源或地平面地分割不好、地層設(shè)計(jì)不合理、電流分配不均等都會(huì)帶來(lái)電源完整性方面的問題，引起信號(hào)的畸變而影響到信號(hào)的完整性.解決的主要思路有確定電源分配系統(tǒng)，將大尺寸電路板分割成幾塊小尺寸板，根據(jù)地平面反彈噪聲(Ground Bounce)(簡(jiǎn)稱地彈)確定去耦電容，以及著眼于整個(gè)PCB板考慮等幾個(gè)方面.
在電路中有大的電流涌動(dòng)時(shí)會(huì)引起地彈，如大量芯片的輸出同時(shí)開啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過，芯片封裝與電源平面的電感和電阻會(huì)引發(fā)電源噪聲，這樣會(huì)在真正的地平面上產(chǎn)生電壓的波動(dòng)和變化，這種噪聲會(huì)影響其它元器件的動(dòng)作.設(shè)計(jì)中減小負(fù)載電容、增大負(fù)載電阻、減小地電感、減少器件同時(shí)開關(guān)的數(shù)目均可以減少地彈.由于地電平面分割，例如地層被分割為數(shù)字地、模擬地、屏蔽地等，當(dāng)數(shù)字信號(hào)走到模擬地線區(qū)域時(shí)，就會(huì)產(chǎn)生地平面回流噪聲.同時(shí)根據(jù)選用的器件不同，電源層也可能會(huì)被分割為幾種不同電壓層，此時(shí)地彈和回流噪聲更需特別關(guān)注.在電源完整性的設(shè)計(jì)中電源分配系統(tǒng)和去耦電容的選擇很重要.一般使得電源系統(tǒng)(電源和地平面)之間的阻抗越低越好.可以通過規(guī)定最大的電壓和電流變化范圍來(lái)確定我們希望達(dá)到的目標(biāo)阻抗，然后通過調(diào)整電路中的相關(guān)因素使電源系統(tǒng)各部分的阻抗與目標(biāo)阻抗逼近.對(duì)于去耦電容，必須考慮電容的寄生參數(shù)，定量的計(jì)算出去耦電容的個(gè)數(shù)以及每個(gè)電容的容值和具體放置位置，盡量做到電容一個(gè)不多，一個(gè)不少.在Cadence仿真工具中，將接地反彈稱為同步開關(guān)噪聲(Simultaneous switch noise)。在仿真時(shí)將電源間的寄生電感、電容和電阻， 以及器件封裝的寄生電感、電容和電阻都做考慮，結(jié)果比較符合實(shí)際情況.還可以根據(jù)系統(tǒng)使用的電路類型與工作頻率，設(shè)置好期望的相關(guān)指標(biāo)參數(shù)后，計(jì)算出合適的電容大小以及最佳的布放位置，設(shè)計(jì)具有低阻抗的接地回路來(lái)解決電源完整性問題。
3 高速PCB的設(shè)計(jì)方法
3.1 傳統(tǒng)的設(shè)計(jì)方法
如圖1是傳統(tǒng)的設(shè)計(jì)方法，在最后測(cè)試之前，沒有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來(lái)完成的.在對(duì)樣機(jī)測(cè)試檢驗(yàn)時(shí)才可以查找到問題，確定問題原因.為了解決問題，很可能又要從頭開始設(shè)計(jì)一遍.無(wú)論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設(shè)計(jì)者經(jīng)驗(yàn)的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計(jì).所以必須借助先進(jìn)的設(shè)計(jì)工具來(lái)定性、定量的分析，控制設(shè)計(jì)流程.
3.2 Cadence設(shè)計(jì)方法
現(xiàn)在越來(lái)越多的高速設(shè)計(jì)是采用一種有利于加快開發(fā)周期的更有效的方法.先是建立一套滿足設(shè)計(jì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，通過這些規(guī)則來(lái)限制PCB布局布線.在器件安裝之前，先進(jìn)行仿真設(shè)計(jì).在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來(lái)評(píng)估性能.而這些關(guān)鍵的前提因素是要建立一套針對(duì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準(zhǔn)確預(yù)測(cè)電氣特性之上的，所以不同階段的仿真分析顯得非常重要.Cadence軟件針對(duì)高速PCB的設(shè)計(jì)開發(fā)了自己的設(shè)計(jì)流程，如圖2它的主要思想是用好的仿真分析設(shè)計(jì)來(lái)預(yù)防問題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問題.與左邊傳統(tǒng)的設(shè)計(jì)流程相比，最主要的差別是在流程中增加了控制節(jié)點(diǎn)，可以有效地控制設(shè)計(jì)流程.它將原理圖設(shè)計(jì)、PCB布局布線和高速仿真分析集成于一體，可以解決在設(shè)計(jì)中各個(gè)環(huán)節(jié)存在的與電氣性能相關(guān)的問題.通過對(duì)時(shí)序、信噪、串?dāng)_、電源結(jié)構(gòu)和電磁兼容等多方面的因素進(jìn)行分析，可以在布局布線之前對(duì)系統(tǒng)的信號(hào)完整性、電源完整性、電磁干擾等問題作最優(yōu)的設(shè)計(jì).
圖1 傳統(tǒng)高速設(shè)計(jì)流程
圖2 Cadence高速設(shè)計(jì)流程
4 結(jié)語(yǔ)
高速PCB設(shè)計(jì)是一個(gè)很復(fù)雜的系統(tǒng)工程，只有借助于那些不僅能計(jì)算設(shè)計(jì)中用到的每個(gè)元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設(shè)計(jì)的PCB中自動(dòng)提取和建立模型，并且具有提供對(duì)實(shí)際設(shè)計(jì)操作產(chǎn)生動(dòng)態(tài)特性描述的仿真器等強(qiáng)大功能的EDA軟件工具，才能更全面地解決以上信號(hào)完整性、電磁干擾、電源完整性等問題.在具體設(shè)計(jì)過程中，在橫向上要求各部分的設(shè)計(jì)人員通力合作，在縱向上要求設(shè)計(jì)的各個(gè)階段綜合考慮，把設(shè)計(jì)和仿真貫穿于整個(gè)設(shè)計(jì)過程，實(shí)現(xiàn)過程的可控性，具體指標(biāo)的量化.只有這樣才能做到高效的設(shè)計(jì).
]]>全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，今天宣布推出其最新版Cadence? Allegro? 與 OrCAD?印刷電路(PCB) 軟件，它擁有的全新功能與特性能夠提高PCB工程師的績(jī)效與效率。Allegro與OrCAD PCB Design 16.3版本為PCB工程師帶來(lái)了極大的新優(yōu)勢(shì)，包括改進(jìn)終端產(chǎn)品小型化設(shè)計(jì)能力并減少原型機(jī)設(shè)計(jì)的反復(fù)次數(shù)，使得設(shè)計(jì)周期更具可預(yù)測(cè)性。
本版本包括一些新增功能和互連密度的改進(jìn)，如剛?cè)岵季，擴(kuò)展的高密度互連（HDI）規(guī)則、PCB的三維（3D）顯示與RF電路的非對(duì)稱避讓。拓展的微孔疊層規(guī)則允許用戶創(chuàng)建極為復(fù)雜的HDI設(shè)計(jì)，而與柔性板輪廓吻合的多線式曲形總線布線會(huì)加快剛?cè)嵩O(shè)計(jì)。此外，集成的3D PCB瀏覽器讓設(shè)計(jì)師可以看到元件與HDI微導(dǎo)孔內(nèi)部，從而為機(jī)械設(shè)計(jì)團(tuán)隊(duì)消除了不必要的迭代。Allegro PCB RF選件還通過使用一個(gè)或多個(gè)RF元件的非對(duì)稱避讓幫助工程師加快創(chuàng)建精確RF電路的速度。
“我們參與了16.3版本的多個(gè)階段的測(cè)試，對(duì)其印象非常深刻，” Kaleidescape Canada公司高級(jí)PCB設(shè)計(jì)師Vincent Di Lello說。“這個(gè)新版本的改良很好地解決了我們的小型化設(shè)計(jì)問題，我們期待著這個(gè)新版本發(fā)布后能夠盡快將其應(yīng)用于我們的設(shè)計(jì)流程中。”
新版Allegro與OrCAD使用多階段預(yù)發(fā)布的方式確保內(nèi)容與質(zhì)量能夠符合客戶的需要。來(lái)自北美、歐洲、亞洲和日本的20多家客戶參與了多階段測(cè)試計(jì)劃。參與測(cè)試計(jì)劃的客戶與Cadence的合作伙伴包括NVIDIA、Emerson、Kaleidescape、Freedom CAD、NordCAD、FlowCAD、Graser與Tektronix。
16.3版本中還包含對(duì)OrCAD系列產(chǎn)品應(yīng)用效率與可用性的一系列大幅改良。例如OrCAD Capture CIS如今提供了自動(dòng)布線功能以迅速增加連線，還有全新的三維封裝顯示功能。OrCAD PCB Editor提供了三維查看與“翻板”設(shè)計(jì)/編輯以及單面PCB設(shè)計(jì)的跳線支持。OrCAD Signal Explorer有一個(gè)經(jīng)改良的用戶界面，有拖拽和復(fù)制粘貼功能，有前后關(guān)聯(lián)的右擊功能并支持本地IBIS模型。
可用性改進(jìn)是新版Allegro PCB信號(hào)與電源完整性軟件的又一個(gè)重點(diǎn)，它提供了一個(gè)全新的用戶界面，并為預(yù)布線分析環(huán)境增加了疊層感知功能。通過對(duì)本地IBIS與SPICE模型包括Cadence Virtuoso? Spectre? 電路仿真模型的支持， I/O緩沖器建模標(biāo)準(zhǔn)也包含在其中。另外一個(gè)改進(jìn)設(shè)計(jì)周期管理的地方是能夠用大量吉比特級(jí)信號(hào)快速掃描PCB，并且迅速確定應(yīng)該在哪里進(jìn)行詳細(xì)分析，信號(hào)會(huì)根據(jù)其信噪比進(jìn)行排列。
“這個(gè)最新版Allegro有很多的改進(jìn)，能夠解決剛性或剛?cè)嵩O(shè)計(jì)上的小型化設(shè)計(jì)問題，”Freedom CAD首席運(yùn)營(yíng)官Scott Miller說。“作為一家設(shè)計(jì)服務(wù)公司，我們一直很有興趣提高我們?cè)O(shè)計(jì)師的效率和設(shè)計(jì)周期的可預(yù)測(cè)性。我們將會(huì)轉(zhuǎn)移到16.3版本，也推薦我們的客戶盡快轉(zhuǎn)移。”
該版本解決的另外一些重要問題是與部件數(shù)據(jù)管理有關(guān)。集成的ECAD、MCAD部件創(chuàng)建，生成與發(fā)布可以降低不必要的原型機(jī)出樣次數(shù)。這個(gè)新部件導(dǎo)入功能可以擴(kuò)展預(yù)發(fā)布與臨時(shí)部件的管理與通知，縮短設(shè)計(jì)周期。此外，工程師可以通過使用批準(zhǔn)的與推薦的部件替換原來(lái)的部件來(lái)實(shí)現(xiàn)自動(dòng)部件更新，也可以通過廢棄部件跟蹤以確保產(chǎn)品的質(zhì)量。
Allegro與OrCAD PCB Design 16.3版將于2009年12月初開始向客戶提供下載。
]]>SPB15.2 CD1～3，安裝1、2，第3為庫(kù)，不安裝
License安裝：
設(shè)置環(huán)境變量lm_license_file D:Cadencelicense.dat
修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280
二、用Design Entry CIS(Capture)設(shè)計(jì)原理圖
進(jìn)入Design Entry CIS Studio
設(shè)置操作環(huán)境OptionsPreferencses:
顏色：colors/Print
格子：Grid Display
雜項(xiàng)：Miscellaneous
.........常取默認(rèn)值
配置設(shè)計(jì)圖紙：
設(shè)定模板：OptionsDesign Template:（應(yīng)用于新圖）
設(shè)定當(dāng)前圖紙OptionsSchematic Page Properities
創(chuàng)建新設(shè)計(jì)
創(chuàng)建元件及元件庫(kù)
FileNewLibrary(...Labrary1.OLB)
DesignNew Part...(New Part Properties)
Parts per 1/2/..(封裝下元件的個(gè)數(shù))
Pakage Type:（只有一個(gè)元件時(shí)，不起作用）
Homogeneous:復(fù)合封裝元件中（多個(gè)元件圖組成時(shí)）每個(gè)元件圖都一樣（default適用于標(biāo)準(zhǔn)邏輯）
Heterogeneous:復(fù)合封裝元件（多個(gè)元件圖組成時(shí)）中使用不一樣的元件圖(較適用于大元件)
一個(gè)封裝下多個(gè)元件圖，以View ext part(previous part)切換視圖
Part Numbering:
Alphabetic/numeric
Place(PIN...Rectangle)
建立項(xiàng)目FileNewProject
Schematic ew page (可以多張圖：
單層次電路圖間，以相同名稱的“電路端口連接器”off-page connector連接
層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來(lái)代替實(shí)際電路的電路圖，以相同名稱Port的配對(duì)內(nèi)層電路，內(nèi)層電路之間可以多張，同單層連接
繪制原理圖
放置元器件：Place
元件：Part（來(lái)自Libraries,先要添加庫(kù)）
電源和地（power gnd）
連接線路
wire
bus：與wire之間必須以支線連接，并以網(wǎng)標(biāo)(net alias)對(duì)應(yīng)（wire:D0，D1....D7;bus:D[0..7]）
數(shù)據(jù)總線和數(shù)據(jù)總線的引出線必須定義net alias
修改元件序號(hào)和元件值
創(chuàng)建分級(jí)模塊（多張電路圖）
平坦式（單層次）電路：各電路之間信號(hào)連接，以相同名稱的off-page connector連接
層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來(lái)代替實(shí)際電路的電路圖，以相同名稱Port的配對(duì)內(nèi)層電路，內(nèi)層電路之間可以多張，同單層連接
標(biāo)題欄處理：
一般已有標(biāo)題欄，添加：PlaceTitle Block（）
PCB層預(yù)處理
元件的屬性
編輯元件屬性
在導(dǎo)入PCB之前，必須正確填寫元件的封裝（PCB Footprint）
參數(shù)整體賦值（框住多個(gè)元件，然后Edit Properties）
分類屬性編輯
Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三類，在PCB中分類放置)
放置定義房間（Room）
Edit PropertiesNew ColumnRoom
添加文本和圖像
添加文本、位圖（Place...）
原理圖繪制的后續(xù)處理（切換到項(xiàng)目管理器窗口，選中*.DSN文件，然后進(jìn)行后處理————DRC檢查、生成網(wǎng)表及元器件清單）
設(shè)計(jì)規(guī)則檢查（ToolsDesign Rules Check...）
Design Rules Check
scope(范圍):entire（全部）/selection（所選）
Mode(模式)：
occurences(事件：在同一繪圖頁(yè)內(nèi)同一實(shí)體出現(xiàn)多次的實(shí)體電路）
instance(實(shí)體：繪圖頁(yè)內(nèi)的元件符號(hào))
如一復(fù)雜層次電路，某子方塊電路重復(fù)使用3次，就形成3次事件；子方塊電路內(nèi)本身的元件則是實(shí)體。
Action（動(dòng)作）：check design rules/delete DRC
Report（報(bào)告）：
Create DRC markers for warn(在錯(cuò)誤之處放置警告標(biāo)記)
Check hierarchical port connection(層次式端口連接)
Check off-page connector connection(平坦式端口連接)
Report identical part referenves(檢查重復(fù)的元件序號(hào))
Report invalid package (檢查無(wú)效的封裝)
Report hierarchical ports and off-page connector(列出port和off-page 連接)
Check unconnected net
Check SDT compatible
Report all net names
View output
ERC Matrix
元件自動(dòng)編號(hào)（ToolsAnnotate）
scope：Update entire design/selection
Action；
Incremental/unconfitional reference update
reset part reference to "?"
Add/delete Intersheet Reference（在分頁(yè)圖紙的端口的序號(hào)加上/刪除圖紙的編號(hào)）
Combined property
Reset reference numbers to begin at 1 each page
Do not change the page number
自動(dòng)更新器件或網(wǎng)絡(luò)的屬性（ToolsUpdate Properties...）
scope：Update entire design/selection
Action：
use case inseneitive compares
convert the update property to uppercase
ynconditionally update the property
Do not change updated properties visibility
Cadence表示，典型高速板設(shè)計(jì)中受約束線網(wǎng)的數(shù)量已經(jīng)從占總線網(wǎng)的25%激增到75%以上。設(shè)計(jì)隊(duì)伍中SI工程師的任務(wù)是分析這些線網(wǎng)。但是， 隨著需要分析的板上線網(wǎng)數(shù)量及新芯片復(fù)雜性的快速增加，這種任務(wù)也在快速增加。由于允許電氣工程師無(wú)需依賴SI工程師分析所有受約束線網(wǎng)即可開發(fā)并管理其設(shè)計(jì)中的約束，因此SPECCTRAQuest EE支持的新的設(shè)計(jì)方法，提高了設(shè)計(jì)隊(duì)伍的效率，降低對(duì)任務(wù)繁重的SI工程師的依賴，通過使電氣工程師能夠開發(fā)和管理他們?cè)O(shè)計(jì)中的電氣規(guī)則而不需依靠SI工程師分析所有需要規(guī)則約束的網(wǎng)絡(luò)，將能夠很好地控制附加成本。
據(jù)介紹，現(xiàn)在設(shè)計(jì)團(tuán)隊(duì)必須確定受約束的網(wǎng)點(diǎn)并把它們分成兩組：設(shè)計(jì)循環(huán)所必需且需要SI快速驗(yàn)證的網(wǎng)點(diǎn)，以及不重要的、無(wú)需驗(yàn)證的網(wǎng)點(diǎn)。這種實(shí)踐通常意味著要么過渡約束那些不太重要的網(wǎng)點(diǎn)，要么根本不進(jìn)行控制，因此會(huì)提高電路板的成本。當(dāng)通過這種方式管理關(guān)鍵網(wǎng)點(diǎn)時(shí)，電路板出故障的風(fēng)險(xiǎn)會(huì)增加，從而造成不可避免的昂貴的重復(fù)流片。SPECCTRAQuest EE使電氣工程師能夠確定前端不太關(guān)鍵的網(wǎng)點(diǎn)的最佳約束，同時(shí)SI工程師也能夠把注意力集中到新的芯片組和非常關(guān)鍵的網(wǎng)點(diǎn)，從而節(jié)省時(shí)間和資金。
SPECCTRAQuest EE作為仿真工具包，包含了分級(jí)約束管理器(Constraint Manager)及SigXplorer圖形化拓?fù)洌硗膺與完整的Cadence約束驅(qū)動(dòng)的高速設(shè)計(jì)流程緊密集成，其包含用于高速設(shè)計(jì)及分析的SPECCTRAQuest SI Expert、用于圖形輸入的Concept HDL、用于布線的Allegro、用于自動(dòng)布線的SPECCTRA、以及用于定義、管理和驗(yàn)證整個(gè)流程中約束的Constraint Manager。采用SigXplorer的電氣工程師和SI工程師可以實(shí)時(shí)共享約束模板，包括用于主動(dòng)、動(dòng)態(tài)協(xié)作的復(fù)雜拓?fù)溟_發(fā)，分析。SPECCTRAQuest EE還為電氣工程師提供新的SI分析方法指南，使他們能夠快速開始約束開發(fā)。
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Cadence公布了Virtuoso Multi-Mode Simulation(MMSIM)的6.2版，在共享許可權(quán)安排下納入了Spice、Fast Spice、RF和混合信號(hào)仿真器。該方案承諾具有通用的網(wǎng)表和模型集成數(shù)據(jù)庫(kù)，允許設(shè)計(jì)師從一種仿真引擎切換到另一種，不會(huì)產(chǎn)生兼容性問題或編譯問題。
Virtuoso MMSIM套件內(nèi)的仿真器據(jù)稱也得到很大增強(qiáng)。例如，Spectre電路仿真器添加了優(yōu)化引擎，比傳統(tǒng)的Spice仿真器性能改進(jìn)3倍，而且增強(qiáng)的Monte Carlo分析也減少了10倍的仿真。
Spectre XL添加了面向RF電路的增強(qiáng)型頻域多速率諧波平衡引擎；面向非線性電路的時(shí)域“shooting”算法；用于噪音和抖動(dòng)分析的新流程；以及集成的模擬、RF和IC仿真功能。
新版本承諾縮短有大量差分信號(hào)的設(shè)計(jì)開發(fā)時(shí)間達(dá)60%。新版Allegro平臺(tái)預(yù)計(jì)6月發(fā)布。
Allegro.jpg (94.5 KB)
2009-1-5 23:37
1,安裝軟件,一路next,完全安裝,確定。
2,將《allegro.bat》《 NOLIC.COM》《 choice 》和《雙擊破解》拷貝到X:\Cadence\SPB_16.2 下,同時(shí)將NOLIC.COM拷貝到C:\WINDOWS\system32下。
3,確認(rèn)allegro.bat中沒有以下代碼:
cd %CDSROOT%\tools\Capture
nolic
nolic
cd %CDSROOT%\tools\pspice
nolic
nolic
如果有，將它們刪除。
4,雙擊《雙擊破解》,多運(yùn)行幾次，至到?jīng)]有錯(cuò)誤出現(xiàn)。
5,用UltraEdit或WinHex打開\capture目錄下的capture.exe文件，還有\(zhòng)pspice目錄下的immgr.exe、pspiceaa.exe、pspice.exe、stmed.exe、psp_eng.dll、Magnetic Parts Editor.exe、modeled.exe七個(gè)文件,在2進(jìn)制下查找字串“00 83 C4 0C 8B 45 F8 8B E5 5D C3 55 8B EC 81 EC 84 01 00 00 57 C7 45 F8 00 00 00 00 C7 45 F4 ”,將“55 8B EC” 修改為“33 C0 C3”,保存文件，記住：有一個(gè)simsetup.dll的文件一定不能修改，否則仿真的功能就會(huì)不全!!!
6,用記事本新建一個(gè)空文件,命名為license.dat,放在X:\Cadence\SPB_16.2下.
7,新建環(huán)境變量LM_LICENSE_FILE,指向X:\Cadence\SPB_16.2\license.dat
8,破解完成!
9,安裝hotfix12.每次安裝完hotfix后都要再重新破解一下
注意：個(gè)別殺毒軟件報(bào)告nolic.com有病毒，屬于正常，如nod32。因?yàn)閚olic要修改allegro的可執(zhí)行文件，運(yùn)行時(shí)最好暫時(shí)關(guān)閉殺毒軟件。
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本版本包括一些新增功能和互連密度的改進(jìn)，如剛?cè)岵季，擴(kuò)展的高密度互連（HDI）規(guī)則、PCB的三維（3D）顯示與RF電路的非對(duì)稱避讓。拓展的微孔疊層規(guī)則允許用戶創(chuàng)建極為復(fù)雜的HDI設(shè)計(jì)，而與柔性板輪廓吻合的多線式曲形總線布線會(huì)加快剛?cè)嵩O(shè)計(jì)。此外，集成的3D PCB瀏覽器讓設(shè)計(jì)師可以看到元件與HDI微導(dǎo)孔內(nèi)部，從而為機(jī)械設(shè)計(jì)團(tuán)隊(duì)消除了不必要的迭代。Allegro PCB RF選件還通過使用一個(gè)或多個(gè)RF元件的非對(duì)稱避讓幫助工程師加快創(chuàng)建精確RF電路的速度。
“我們參與了16.3版本的多個(gè)階段的測(cè)試，對(duì)其印象非常深刻，” Kaleidescape Canada公司高級(jí)PCB設(shè)計(jì)師Vincent Di Lello說。“這個(gè)新版本的改良很好地解決了我們的小型化設(shè)計(jì)問題，我們期待著這個(gè)新版本發(fā)布后能夠盡快將其應(yīng)用于我們的設(shè)計(jì)流程中。”
新版Allegro與OrCAD使用多階段預(yù)發(fā)布的方式確保內(nèi)容與質(zhì)量能夠符合客戶的需要。來(lái)自北美、歐洲、亞洲和日本的20多家客戶參與了多階段測(cè)試計(jì)劃。參與測(cè)試計(jì)劃的客戶與Cadence的合作伙伴包括NVIDIA、Emerson、Kaleidescape、Freedom CAD、NordCAD、FlowCAD、Graser與Tektronix。
16.3版本中還包含對(duì)OrCAD系列產(chǎn)品應(yīng)用效率與可用性的一系列大幅改良。例如OrCAD Capture CIS如今提供了自動(dòng)布線功能以迅速增加連線，還有全新的三維封裝顯示功能。OrCAD PCB Editor提供了三維查看與“翻板”設(shè)計(jì)/編輯以及單面PCB設(shè)計(jì)的跳線支持。OrCAD Signal Explorer有一個(gè)經(jīng)改良的用戶界面，有拖拽和復(fù)制粘貼功能，有前后關(guān)聯(lián)的右擊功能并支持本地IBIS模型。
可用性改進(jìn)是新版Allegro PCB信號(hào)與電源完整性軟件的又一個(gè)重點(diǎn)，它提供了一個(gè)全新的用戶界面，并為預(yù)布線分析環(huán)境增加了疊層感知功能。通過對(duì)本地IBIS與SPICE模型包括Cadence Virtuoso? Spectre? 電路仿真模型的支持， I/O緩沖器建模標(biāo)準(zhǔn)也包含在其中。另外一個(gè)改進(jìn)設(shè)計(jì)周期管理的地方是能夠用大量吉比特級(jí)信號(hào)快速掃描PCB，并且迅速確定應(yīng)該在哪里進(jìn)行詳細(xì)分析，信號(hào)會(huì)根據(jù)其信噪比進(jìn)行排列。
“這個(gè)最新版Allegro有很多的改進(jìn)，能夠解決剛性或剛?cè)嵩O(shè)計(jì)上的小型化設(shè)計(jì)問題，”Freedom CAD首席運(yùn)營(yíng)官Scott Miller說。“作為一家設(shè)計(jì)服務(wù)公司，我們一直很有興趣提高我們?cè)O(shè)計(jì)師的效率和設(shè)計(jì)周期的可預(yù)測(cè)性。我們將會(huì)轉(zhuǎn)移到16.3版本，也推薦我們的客戶盡快轉(zhuǎn)移。”
該版本解決的另外一些重要問題是與部件數(shù)據(jù)管理有關(guān)。集成的ECAD、MCAD部件創(chuàng)建，生成與發(fā)布可以降低不必要的原型機(jī)出樣次數(shù)。這個(gè)新部件導(dǎo)入功能可以擴(kuò)展預(yù)發(fā)布與臨時(shí)部件的管理與通知，縮短設(shè)計(jì)周期。此外，工程師可以通過使用批準(zhǔn)的與推薦的部件替換原來(lái)的部件來(lái)實(shí)現(xiàn)自動(dòng)部件更新，也可以通過廢棄部件跟蹤以確保產(chǎn)品的質(zhì)量。
Allegro與OrCAD PCB Design 16.3版將于2009年12月初開始向客戶提供下載。
]]>都面臨著如何將手頭的Protel設(shè)計(jì)移植到Cadence PCB設(shè)計(jì)軟件中的問題。
在這個(gè)過程當(dāng)中碰到的問題大致可分為兩種：一是設(shè)計(jì)不很復(fù)雜，設(shè)計(jì)師只想借助Cadence CCT的強(qiáng)大自動(dòng)布線功能完成布線工作；二是設(shè)計(jì)復(fù)雜，設(shè)計(jì)師需要借助信噪分析工具來(lái)對(duì)設(shè)計(jì)進(jìn)行信噪仿真，
設(shè)置線網(wǎng)的布線拓?fù)浣Y(jié)構(gòu)等工作。
對(duì)于第一種情況，要做的轉(zhuǎn)化工作比較簡(jiǎn)單，可以使用Protel或Cadence提供的Protel到CCT的轉(zhuǎn)換工具來(lái)完成這一工作。對(duì)于第二種情況，要做的工作相對(duì)復(fù)雜一些，下面將這種轉(zhuǎn)化的方法作一簡(jiǎn)單的介紹。
Cadence信噪分析工具的分析對(duì)象是Cadence Allegro的brd文件，而Allegro可以讀入合乎其要求的第三方網(wǎng)表，Protel輸出的Telexis格式的網(wǎng)表滿足Allegro對(duì)第三方網(wǎng)表的要求，這樣就可以將Protel文件注入Allegro。
這里有兩點(diǎn)請(qǐng)讀者注意。首先，Allegro第三方網(wǎng)表在$PACKAGE段不允許有“.”；其次，在Protel中，我們用BasName[0:N]的形式表示總線，用BasName[x]表示總線中的一根信號(hào)，Allegro第三方網(wǎng)表中總線中的一根信號(hào)的表示形式為Bas NameX，讀者可以通過直接修改Protel輸出的Telesis網(wǎng)表的方法解決這些問題。
Allegro在注入第三方網(wǎng)表時(shí)還需要每種類型器件的設(shè)備描述文件Device.txt文件，它的格式如下：
Package: package type
Class: classtype
Pincount: total pinnumber
Pinused: ...
其中常用的是PACKAGE，CLASS，PINCOUNT這幾項(xiàng)。PACKAGE描述了器件的封裝，但Allegro在注入網(wǎng)表時(shí)會(huì)用網(wǎng)表中的PACKAGE項(xiàng)而忽略設(shè)備描述文件中的這一項(xiàng)。CLASS確定器件的類型，以便信噪分折，Cadence將器件分為IC,IO，DISCRETE三類。PINCOUNT說明器件的管腳數(shù)目。對(duì)于大多數(shù)器件，Device.txt文件中包含有這三項(xiàng)就足夠了。
有了第三方網(wǎng)表和設(shè)備描述文件，我們就可以將Protel中原理圖設(shè)計(jì)以網(wǎng)表的形式代入到Cadence PCB設(shè)計(jì)軟件中，接下來(lái)，設(shè)計(jì)師就可以借助Cadence PCB軟件在高速高密度PCB設(shè)計(jì)方面的強(qiáng)大功能完成自己的設(shè)計(jì)。
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由Taray公司開發(fā)，Cadencer的客戶可通過原始設(shè)備供應(yīng)商（OEM）協(xié)議獲得，這一獨(dú)一無(wú)二的聯(lián)合解決方案提供了優(yōu)化的correct-by-constructionFPGA引腳分配，它可使PCB布線過程中減少引腳優(yōu)化迭代次數(shù)，同時(shí)減少將FPGA整合PCB設(shè)計(jì)所需的層數(shù)。Allegro FPGA System Planner通過FPGA引腳自動(dòng)分配，還縮短了公司應(yīng)用FPGA在PCB系統(tǒng)上模擬ASIC的時(shí)間。
“我嘗試了其它承諾簡(jiǎn)化FPGA I/O復(fù)雜性問題的工具，但沒有一個(gè)有象Taray公司這樣的解決方法，”Harris公司GCSD信號(hào)完整TMT負(fù)責(zé)人Roberto Cordero說道，“Taray公司的FPGA I/O綜合技術(shù)是惟一一個(gè)能讓我們?cè)谙到y(tǒng)級(jí)輸入我們的設(shè)計(jì)意圖的，它完全自動(dòng)將引腳分配一次整合到多個(gè)FPGA中。Taray公司的技術(shù)將成為Cadence公司產(chǎn)品一個(gè)強(qiáng)有力的組合。”
對(duì)于日益增長(zhǎng)的數(shù)據(jù)吞吐量以及越來(lái)越多的功能，其產(chǎn)品導(dǎo)致大量引腳數(shù)的FPGA具有具有高速IO的需求。這些FPGAs還具有更高級(jí)的存儲(chǔ)器接口、更低的功耗，從而解決客戶對(duì)開發(fā)更加“綠色”的產(chǎn)品需要。使用這種更大容量、更多功能和先進(jìn)高速接口的FPGA，在PCB系統(tǒng)中、以及在PCB上使用FPGA進(jìn)行ASIC.模擬的數(shù)目正在增加。 Cadence公司OrCAD和Allegro FPGA System Planner面向那些將FPGA用于PCB系統(tǒng)而面臨挑戰(zhàn)的系統(tǒng)公司和IC公司。
“現(xiàn)成的多FPGA原型板并不總是能滿足設(shè)計(jì)師的要求，”Xilinx公司硅硬件與應(yīng)用資深總監(jiān)Ed McGettigan說道，“使用這種FPGA I/O綜合技術(shù)，設(shè)計(jì)者可創(chuàng)造出一個(gè)新的原型系統(tǒng)，同時(shí)比使用標(biāo)準(zhǔn)的引腳優(yōu)化手工方式快得多的時(shí)間找出多種互聯(lián)與組件的設(shè)計(jì)方法。”
該技術(shù)在一系列可擴(kuò)展解決方案中均可獲得，從OrCAD FPGA System Planner到Allegro FPGA System Planner L, XL 以及GXL，并與OrCAD Capture, OrCAD PCB Designer，Allegro Design Entry HDL 和 Allegro PCB Design產(chǎn)品緊密整合。FPGA System Planner縮減了將FPGA整合到PCB的時(shí)間，通過FPGA資源的最佳化使用，增強(qiáng)了FPGA的性能，并通過減少密集布局、復(fù)雜和大量引腳數(shù)的 FPGA所需的PCB層數(shù)從而降低了PCB的生產(chǎn)成本。
“Cadence 公司的FPGA System Planner一個(gè)創(chuàng)新的解決方案，面向那些面臨將現(xiàn)今大量引腳數(shù)目、復(fù)雜的FPGA整合到PCB設(shè)計(jì)流程挑戰(zhàn)的設(shè)計(jì)團(tuán)隊(duì)”Cadence公司副總栽Charlie Giorgetti,說道，“這正是我們的客戶期待從我們這里獲得的能夠縮短PCB上有大量引腳數(shù)目的FPGA的設(shè)計(jì)周期并降低管理風(fēng)險(xiǎn)的那種技術(shù)、自動(dòng)化和創(chuàng)新。