Cadence PCB設(shè)計(jì)解決方案集成在以下產(chǎn)品中：
Cadence Allegro PCB Design LXL和GXL
Cadence OrCAD PCB Designer、Cadence OrCAD PCB Designer with PSpice以及Cadence OrCAD PCB Designer Basics
Cadence OrCAD EE Designer 和 Cadence OrCAD EE Designer Plus
優(yōu)點(diǎn)
可靠、可升級、可節(jié)約成本的PCB編輯和布線解決方案，并隨設(shè)計(jì)的需求而時刻更新
提供從基礎(chǔ)/高級布局和布線到戰(zhàn)略性規(guī)劃和全局布線的完整的互聯(lián)環(huán)境
使用高速規(guī)則/約束加快高級設(shè)計(jì)
包含一套全面的功能組合
包含一個從前端到后端的約束管理系統(tǒng)，用于約束創(chuàng)建、管理和確認(rèn)
通過應(yīng)用軟件的整合提高設(shè)計(jì)效率
可實(shí)現(xiàn)前端到后端的緊密結(jié)合
功能特性
PCB編輯器技術(shù)
PCB編輯環(huán)境
Cadence PCB設(shè)計(jì)解決方案的核心是PCB編輯器，這是一種直觀的、易于使用的、約束導(dǎo)向型的環(huán)境，方便用戶創(chuàng)建和編輯從簡單到復(fù)雜的PCB。它廣泛的功能組合解決了當(dāng)今設(shè)計(jì)和制造中存在的各種問題。該P(yáng)CB編輯器提供了強(qiáng)大而靈活的布局規(guī)劃工具，基于Allegro平臺的PCB設(shè)計(jì)分割技術(shù)提供了同步設(shè)計(jì)功能，其功能可縮短布線時間，并加速產(chǎn)品更早的上市，強(qiáng)大的基于形狀的走線推擠功能帶來了高生產(chǎn)效率的互聯(lián)環(huán)境，同時可實(shí)時地顯示長度和時序容限，動態(tài)鋪銅功能提供了在放置和布線迭代時的實(shí)時鋪地填充和修復(fù)功能，該P(yáng)CB編輯器還可以產(chǎn)生全套底片加工，裸板裝配和測試輸出，包括Gerber 274x、NC drill和各種格式的裸板測試，見圖1。
約束管理
約束管理系統(tǒng)實(shí)時地顯示了物理/間距和高速規(guī)則以及它們的狀態(tài)，根據(jù)設(shè)計(jì)當(dāng)前所處的狀態(tài)，并且可適用于設(shè)計(jì)過程的任一階段，每個工作表提供了一個電子數(shù)據(jù)表界面，能夠讓用戶以層級的方式進(jìn)行定義，管理和確認(rèn)不同的規(guī)則。這種強(qiáng)大的功能應(yīng)用可以讓設(shè)計(jì)師用圖形創(chuàng)建、編輯和評估約束集，使其作為圖形的拓?fù)浣Y(jié)構(gòu)，當(dāng)作理想的實(shí)現(xiàn)策略的電子藍(lán)圖。一旦約束被提交到數(shù)據(jù)庫中，它們就可被用來驅(qū)動信號線的放置和布線過程。該約束管理系統(tǒng)是完全集成到PCB編輯器中，而約束可以隨著設(shè)計(jì)過程的進(jìn)行而被實(shí)時地確認(rèn)，確認(rèn)過程的結(jié)果是用圖形化的方式表示約束條件是否滿足。滿足約束用綠色顯示，不滿足約束就用紅色顯示，這可使設(shè)計(jì)師可以及時地看到設(shè)計(jì)的進(jìn)度，以及因電子數(shù)據(jù)表中任何設(shè)計(jì)變動而產(chǎn)生的影響。
布圖規(guī)劃與布局
約束和規(guī)則驅(qū)動的方法有利于強(qiáng)大而靈活的布局功能，包括互動和自動的元件布局，工程師或設(shè)計(jì)師可以在設(shè)計(jì)輸入或布圖規(guī)劃階段將元件或支電路分配到特定的區(qū)域，可以通過REF、封裝方式、相關(guān)信號名、零件號碼或原理圖表/頁面號碼來過濾或選擇元件。當(dāng)今的電路板上有成千上萬種元器件，需要精確的管理，通過實(shí)時的器件裝配分析和反饋，得以實(shí)現(xiàn)器件裝配時從整體上來考慮并滿足EMS規(guī)則，以提高設(shè)計(jì)師的設(shè)計(jì)速度和效率。DFA(可裝配型設(shè)計(jì))分析。Allegro PCB Design XL和GXL有提供實(shí)現(xiàn)了在互動式元件放置時，實(shí)時地進(jìn)行DFA規(guī)則檢查，基于一個器件類型和封裝排列的二維電子表格，DFA可以實(shí)時地檢查器件的邊到邊，邊到端或端到端的距離是否違反最小要求，使得PCB設(shè)計(jì)師可以同步地放置元器件以實(shí)現(xiàn)最優(yōu)的可布線性，可生產(chǎn)性和信號時序要求。
2、如何執(zhí)行寫在文件中的SKILL函數(shù)和命令？
首先，我們按照上面的方法運(yùn)行SKILL命令行解釋器，然后輸入getSkillPath()， 回車后，可以看到返回一個路徑的列表，如果我們的SKILL文件放在這些路徑下，就可以直接使用load()函數(shù)加載使用，如果你的SKILL文件沒有在其中的一個路徑下，就需要帶上絕對路徑，這個地方大家需要注意‘/’和‘\’的區(qū)別，我不想做什么理論描述，看看下面的例子：
假如你有一個文件放在C：下，名字為test.il， 一般SKILL文件都以.il為后綴
使用Ultra-Editor打開文件，輸入如下內(nèi)容：
procedure( tr_Example_1()
prog( ()
;打印一串字符
printf("Let's go today.\n")
;彈出一個對話框
axlUIConfirm("Hello, SKILL...\n")
return(t)
))
然后在SKILL解釋器界面下加載SKILL文件如下：
load("C:/test.il")
或者
load("C:\\test.il")
接下來運(yùn)行tr_Example_1()， 回車，看看什么結(jié)果。
3、總結(jié)上面的例子（我們學(xué)到了什么？）
一、SKILL文件的擴(kuò)展名一般為.il，通過load()函數(shù)可以加載SKILL文件
二、SKILL文件放在一些特定的路徑下可以直接加載，不需要輸入絕對路徑，直接輸入文件名即可, load("test.il")
三、帶絕對路徑加載SKILL文件，一般輸入一個/來隔開路徑， 如果需要使用\，則需要輸入兩個，\代表轉(zhuǎn)義，\\表示一個\。
四、使用procedure可以定義一個SKILL函數(shù)，上面的例子， 函數(shù)名為tr_Example_1，注意函數(shù)名后的括號和函數(shù)名之間不要有空格。
五、我們可以很方便的在SKILL解釋器中單步調(diào)試SKILL語句，例如：上面函數(shù)體中的printf("Let's go today.\n")可以直接在SKILL解釋器下運(yùn)行，當(dāng)然axlUIConfirm("Hello, SKILL...\n")也可以，其中函數(shù)體中的注釋為以分號開始的行，此為單行注釋。
六、我們還可以使用像C語言的注釋一樣/* */來進(jìn)行模塊注釋，但是不要出現(xiàn)兩個/* */注釋的嵌套。
4、我寫這么清楚，相信大家還會輸入錯誤，下面有一個附件，大家可以下載直接加載， 哈哈， 注意一切都是英文的逗號，引號！
5、和大家開個玩笑，如果讓我知道了SKILL可以單行運(yùn)行，我就會將它的所有函數(shù)在SKILL命令行運(yùn)行一次，他的函數(shù)在什么地方， 請直接參考文檔：（在你Allegro的安裝路徑下搜索如下路徑）
D:\Cadence\SPB_15.5.1\doc\sklangref\sklangref.pdf
初學(xué)者文檔：
D:\Cadence\SPB_15.5.1\doc\sklanguser\sklanguser.pdf]]>
帶有PSpice的OrCAD PCB Designer和OrCAD PCB Designer具有通過時間檢驗(yàn)和新型OrCAD技術(shù)，是具有全功能的工具套件。新型OrCAD PCB Editor具有這兩種功能，它是一個由Cadence Allegro PCB編輯器演變成的規(guī)則驅(qū)動PCB設(shè)計(jì)編輯工具。
OrCAD PCB Designer還包括自動布線程序和設(shè)計(jì)輸入工具--SPECCTRA的OrCAD Capture。Capture為創(chuàng)建、編輯復(fù)雜、多層PCB提供了一個互動的環(huán)境。帶有Pspice的PCB Designer合并了PSpice A/D用于模擬/混合信號仿真。這兩套產(chǎn)品有助于小項(xiàng)目組提高生產(chǎn)力，更容易地?cái)U(kuò)大到下一個技術(shù)層，并與設(shè)計(jì)能力保持同步增長。另外，OrCAD 10.3還為OrCAD Capture、OrCAD Layout和Pspice引進(jìn)新的功能和技術(shù)。
含OrCAD PCB Designer的OrCAD 10.3版本將在11月份投入使用，使OrCAD產(chǎn)品線到Cadence Allegro 200系列，再到Allegro 600系列的升級更容易實(shí)現(xiàn)，無需翻譯設(shè)計(jì)數(shù)據(jù)或改變使用模塊。OrCAD產(chǎn)品的銷售由供應(yīng)商通過世界范圍的網(wǎng)絡(luò)來完成
]]>Cadence 設(shè)計(jì)系統(tǒng)公司執(zhí)行副總裁兼總經(jīng)理萊維·列夫(Lavi Lev)說：“結(jié)合了Cadence Virtuoso和Encounter平臺的功能，Allegro平臺能使半導(dǎo)體和系統(tǒng)領(lǐng)域的客戶克服設(shè)計(jì)鏈協(xié)作和高速系統(tǒng)互連設(shè)計(jì)中內(nèi)在的挑戰(zhàn)！ 虛擬的系統(tǒng)互連聯(lián)合設(shè)計(jì)方法 “系統(tǒng)互連”一詞是指信號邏輯的，物理的和電的互連，它與反饋路徑和電源供電系統(tǒng)相關(guān)聯(lián)。信號穿行于不同的IC輸入/輸出緩沖器之間，跨越芯片的緩沖管腳，封裝襯底，連接器和PCB系統(tǒng)互連線的設(shè)計(jì)和分析應(yīng)用常常貫穿于IC、IC封裝和PCB三個不同制作過程。 Allegro平臺提供了一個先進(jìn)的聯(lián)合設(shè)計(jì)方法，它提供了貫穿于全部三個制造過程的設(shè)計(jì)，建模和系統(tǒng)互連分析。該方法運(yùn)用系統(tǒng)互連，包括了詳細(xì)的說明，探查，設(shè)計(jì)，實(shí)現(xiàn)，驗(yàn)證，制造和糾錯。該設(shè)計(jì)方法的核心是被Cadence定義為虛擬系統(tǒng)互連(VSIC)模式，它描述了整個互連的過程。VSIC模式被用來捕捉最初的設(shè)計(jì)意圖，充分考慮到整個設(shè)計(jì)過程中各種不同的互連組件功能的實(shí)現(xiàn)。通過VSIC模式，工程師們能夠在整個設(shè)計(jì)的前后過程中設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)互聯(lián)的每一部分。 Allegro聯(lián)合設(shè)計(jì)平臺鏈接IC和封裝 在系統(tǒng)互連設(shè)計(jì)中至關(guān)重要的鏈接缺失存在于IC和封裝之間。Allegro Package Designer和Allegro Package SI新技術(shù)支持IC緩沖陣列和芯片管腳設(shè)計(jì)以及分析的能力，它考慮到了輸入/輸出緩沖器的位置，封裝技術(shù)規(guī)則和電性能的目標(biāo)。Allegro Package Designer也支持一個工程變化的工藝，它確保IC和封裝的界面在兩個設(shè)計(jì)領(lǐng)域中完全一樣，這就避免了掩膜反復(fù)重新生成的風(fēng)險(xiǎn)。 芯片的封裝，以及他們面向的片上系統(tǒng)和封裝系統(tǒng)，要求越來越高的集成度，迫切需要面向貫穿整個設(shè)計(jì)鏈的系統(tǒng)互連聯(lián)合設(shè)計(jì)和分析。ChipPAC設(shè)計(jì)和分析的副經(jīng)理布雷特·澤漢(Bret Zahn)表示，ChipPAC的封裝技術(shù)和有關(guān)增強(qiáng)的半導(dǎo)體解決方案受益于Cadence Allegro平臺，這是因?yàn)樗С重灤┯?font color="#000000">IC、封裝和PCB整個系統(tǒng)互連過程的快速實(shí)現(xiàn)，建模和分析，可以節(jié)省時間和成本。 據(jù)介紹，Allegro平臺集合了所有現(xiàn)有的Cadence面向IC封裝和PCB設(shè)計(jì)的技術(shù)，其中包括Allegro PCB SI一個，集成的為工程師創(chuàng)造復(fù)雜數(shù)字PCB系統(tǒng)和IC封裝設(shè)計(jì)的高速設(shè)計(jì)和分析環(huán)境。該平臺還包括一個通用的約束管理系統(tǒng)，貫穿于層次化原理圖設(shè)計(jì)輸入，高速的設(shè)計(jì)和分析，以及世界領(lǐng)先的IC封裝和PCB布線系統(tǒng)。 PCI Express設(shè)計(jì)鏈加速了獲益時間 Cadence表示，Allegro平臺將會給電子工業(yè)帶來許多益處。其中一個受益領(lǐng)域就是PCI Express技術(shù)解決方案的開發(fā)。PCI Express設(shè)計(jì)鏈?zhǔn)且粋面向基于Allegro系統(tǒng)互連平臺采用VSIC模式實(shí)現(xiàn)PCB設(shè)計(jì)的方法。它將被系統(tǒng)公司用作一個設(shè)計(jì)的起點(diǎn)，當(dāng)實(shí)際的PCB互連實(shí)現(xiàn)之后，它會更精確。通過與IC和系統(tǒng)客戶之間的緊密協(xié)作，Cadence將會建立起IC供應(yīng)商和系統(tǒng)客戶之間的設(shè)計(jì)鏈協(xié)作。 Altera公司的技術(shù)服務(wù)副主管文斯·胡(Vince Hu)表示，直到現(xiàn)在，EDA的解決方案缺少支持IC、封裝和PCB設(shè)計(jì)團(tuán)隊(duì)之間協(xié)作的能力。Cadence Allegro平臺致力于解決這些聯(lián)合設(shè)計(jì)所面臨的問題，它將加速我們共同的客戶使用PCI Express系統(tǒng)互連和Altera FPGA設(shè)備來成功實(shí)現(xiàn)設(shè)計(jì)。 該設(shè)計(jì)鏈也支持面向特殊IC的嵌入式硅成套設(shè)計(jì)。由于這一便利，客戶可以應(yīng)用Intel的下一代芯片組進(jìn)行設(shè)計(jì)，如Altera的Stratix GX FPGA和Cadence Services PCI Express Serdes。]]>
可以進(jìn)行全套底片加工，裸板裝配和測試輸出，包括各種格式的Gerber 274x，NC drill和裸板測試，更重要的是，CADENCE通過其Valor ODB++界面，還包含Valor Universal Viewer，支持業(yè)界倡導(dǎo)的Gerber-less制造， ODB++數(shù)據(jù)格式可創(chuàng)建精確而可靠的制造數(shù)據(jù)，進(jìn)行高質(zhì)量的Gerber-less制造。
PCB自動布線器技術(shù)
自動化的互聯(lián)環(huán)境
設(shè)計(jì)復(fù)雜度，密度和高速布線約束的提高使PCB的手動布線既困難又耗時，復(fù)雜的互聯(lián)布線問題通過強(qiáng)大的，自動化的技術(shù)得以解決，這種強(qiáng)大的，經(jīng)實(shí)踐證明的自動布線器含有一種批量布線模式，含有眾多的用戶可定義的布線策略，以及自動的策略調(diào)整，互動的布線環(huán)境，具有實(shí)時互動走線推擠特性，有助于對走線的快速編輯，具有廣泛的布圖規(guī)劃功能和完整的元件放置特點(diǎn)的互動式放置環(huán)境，使得無需切換應(yīng)用程序就可以進(jìn)行放置變更，優(yōu)化布線，通過使用自動交互式布圖規(guī)劃和放置功能，設(shè)計(jì)師可以提高布線質(zhì)量和效率，這與元件布局直接相關(guān)，此外，廣泛的規(guī)則集讓設(shè)計(jì)師可以控制范圍廣泛的約束，從默認(rèn)的板級規(guī)則到按照線路種類的規(guī)則，再到區(qū)域規(guī)則，Allegro產(chǎn)品提供的高速布線能力能夠解決線路安排，時序，串?dāng)_，布線層的設(shè)置，和當(dāng)今高速電路所需要的特殊器件要求。
自動布線
高級自動布線技術(shù)提供了強(qiáng)大的，基于形狀的自動布線，有快速，高效率等特點(diǎn)，它的布線算法可對于類型廣泛的PCB互連挑戰(zhàn)，從簡單到復(fù)雜，從低密度到高密度，并可滿足高速約束的需要，這些強(qiáng)大的算法最高效率地使用了布線區(qū)域，為了給各種情形找到最佳的布線方案，布線器使用一種多通路，重視成本，可解決沖突的算法，廣泛的規(guī)則集提供了物理和電子約束控制的能力，廣泛的規(guī)則集具有解決設(shè)計(jì)中各種布線元素的特定規(guī)則的靈活性，用戶可以定義滿足通用物理/間距線路規(guī)則所需的規(guī)則，和復(fù)雜，層級高速規(guī)則的分類規(guī)則，見圖5，
可制造性設(shè)計(jì)
制造性設(shè)計(jì)能力可以大大提高制造的良品率，制造算法提供了伸展功能，能夠根據(jù)可用空間自動地加大銅皮間隙，自動銅皮伸展，將銅皮重新定位，創(chuàng)造銅皮與引腳，銅皮與SMD焊盤，以及相鄰銅皮之間的額外空間，從而提高可制造性，用戶可以靈活地定義各種范圍的間距值，或者使用默認(rèn)值， 臨近的拐角和測試點(diǎn)可以被添加到布線過程中，制造算法會自動使用最優(yōu)的規(guī)則范圍，從最大值開始直到最小值，測試點(diǎn)插入可自動添加到可以測試的導(dǎo)孔或焊盤作為測試點(diǎn)，可測試的導(dǎo)孔可以在前端，后端或PCB的兩邊被探測到，支持單面和蛤殼式測試器，設(shè)計(jì)師可以根據(jù)它們的制造需要，靈活選擇測試點(diǎn)插入方法，為了避免昂貴的測試設(shè)備調(diào)整，測試點(diǎn)可以是，固定，的，測試點(diǎn)約束包括測試探測表面，導(dǎo)孔尺寸，導(dǎo)孔柵格，和最小的中心間距。
互動式布線編輯
布線編輯器可以簡化走線編輯過程，隨著新的走線，推擠功能會自動推開原有的走線，圍繞引腳進(jìn)行布線，使用推擠功能，設(shè)計(jì)師可以沿著現(xiàn)有的走線移動原有的走線部分或?qū)Э祝⑶以诒匾臅r候推到其它引腳和導(dǎo)孔前端，重像功能使其更容易評估假定的情況，隨著走線部分或?qū)Э自谥羔樋刂葡乱苿樱車淖呔就會被推擠和動態(tài)顯示，這樣經(jīng)調(diào)整的布線可以在接收最終配置前被評估，布線編輯器非常適合密集的多層電路板，有效導(dǎo)孔的位置很難發(fā)現(xiàn)，只要在選定的地點(diǎn)點(diǎn)擊兩次就可以定位導(dǎo)孔，可能的話，可以通過將走線推擠到所需的板層上創(chuàng)造出可選地點(diǎn)，如果不可行，布線編輯器會顯示出DRC，并顯示附近的有效導(dǎo)孔位置，此外，復(fù)制布線功能可以讓現(xiàn)有的布線被復(fù)制，以完成未布線的總線連接，簡化總線的創(chuàng)建。
布局編輯
布局編輯器讓設(shè)計(jì)師迅速放置元件的同時可以同步評估空間，邏輯流程和擁擠度，移動模式讓元件可以被作為單一元件或群組進(jìn)行翻轉(zhuǎn)，旋轉(zhuǎn)，排列，推擠和移動，指導(dǎo)布局模式選擇具有最高連通性的元件，計(jì)算出其最理想的位置，而不會破壞設(shè)計(jì)規(guī)則或約束，用戶可以拒絕也可以接受該位置， 只要直接輸入XY軸位置就可以放置元件， 這種功能對于放置連接器和有固定位置的元件特別實(shí)用，密度分析可以通過將PCB與顯示區(qū)域范圍的色圖，從高度擁擠到輕微擁擠的區(qū)域，重疊，圖形化地顯示了電路的擁擠度，這有助于確認(rèn)在哪里進(jìn)行布局調(diào)整，以緩解擁擠度，并提高布線完成率，見圖6。
高速約束
高速布線約束和算法能夠滿足當(dāng)今高速電路的差分對，線路布局，時序，串?dāng)_，布線層的設(shè)置和特殊的幾何要求，對于差分對布線，用戶只需定義兩個走線之間的間距，而自動布線器會解決剩下的一切，布線算法可以智能地處理導(dǎo)孔周圍或之間的布線， 并自動順應(yīng)指定的長度或時序標(biāo)準(zhǔn)，自動網(wǎng)絡(luò)屏蔽被用于降低噪聲敏感型線路中存在的干擾，不同的設(shè)計(jì)規(guī)則可以被應(yīng)用于設(shè)計(jì)的不同部分，例如，用戶可以在設(shè)計(jì)的走線部分指定嚴(yán)格的間距規(guī)則，而在其它地方指定沒那么嚴(yán)格的規(guī)則。
]]>EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。
利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個過程的計(jì)算機(jī)上自動處理完成。
現(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。
EDA設(shè)計(jì)可分為系統(tǒng)級、電路級和物理實(shí)現(xiàn)級。
2 EDA常用軟件
EDA工具層出不窮，目前進(jìn)入我國并具有廣泛影響的EDA軟件有：multiSIM7（原EWB的最新版本）、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIIogic、Cadence、MicroSim等等。這些工具都有較強(qiáng)的功能，一般可用于幾個方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同進(jìn)還可以進(jìn)行PCB自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。下面按主要功能或主要應(yīng)用場合，分為電路設(shè)計(jì)與仿真工具、PCB設(shè)計(jì)軟件、IC設(shè)計(jì)軟件、PLD設(shè)計(jì)工具及其它EDA軟件，進(jìn)行簡單介紹。
2.1 電子電路設(shè)計(jì)與仿真工具
我們大家可能都用過試驗(yàn)板或者其他的東西制作過一些電子制做來進(jìn)行實(shí)踐。但是有的時候，我們會發(fā)現(xiàn)做出來的東西有很多的問題，事先并沒有想到，這樣一來就浪費(fèi)了我們的很多時間和物資。而且增加了產(chǎn)品的開發(fā)周期和延續(xù)了產(chǎn)品的上市時間從而使產(chǎn)品失去市場競爭優(yōu)勢。有沒有能夠不動用電烙鐵試驗(yàn)板就能知道結(jié)果的方法呢？結(jié)論是有，這就是電路設(shè)計(jì)與仿真技術(shù)。
說到電子電路設(shè)計(jì)與仿真工具這項(xiàng)技術(shù)，就不能不提到美國，不能不提到他們的飛機(jī)設(shè)計(jì)為什么有很高的效率。以前我國定型一個中型飛機(jī)的設(shè)計(jì)，從草案到詳細(xì)設(shè)計(jì)到風(fēng)洞試驗(yàn)再到最后出圖到實(shí)際投產(chǎn)，整個周期大概要10年。而美國是1年。為什么會有這樣大的差距呢？因?yàn)槊绹谠O(shè)計(jì)時大部分采用的是虛擬仿真技術(shù)，把多年積累的各項(xiàng)風(fēng)洞實(shí)驗(yàn)參數(shù)都輸入電腦，然后通過電腦編程編寫出一個虛擬環(huán)境的軟件，并且使它能夠自動套用相關(guān)公式和調(diào)用長期積累后輸入電腦的相關(guān)經(jīng)驗(yàn)參數(shù)。這樣一來，只要把飛機(jī)的外形計(jì)數(shù)據(jù)放入這個虛擬的風(fēng)洞軟件中進(jìn)行試驗(yàn)，哪里不合理有問題就改動那里，直至最佳效果，效率自然高了，最后只要再在實(shí)際環(huán)境中測試幾次找找不足就可以定型了，從他們的波音747到F16都是采用的這種方法？諝鈩恿W(xué)方面的數(shù)據(jù)由資深專家提供，軟件開發(fā)商是IBM，飛行器設(shè)計(jì)工程師只需利用仿真軟件在計(jì)算機(jī)平臺上進(jìn)行各種仿真調(diào)試工作即可。同樣，他們其他的很多東西都是采用了這樣類似的方法，從大到小，從復(fù)雜到簡單，甚至包括設(shè)計(jì)家具和作曲，只是具體軟件內(nèi)容不同。其實(shí)，他們發(fā)明第一代計(jì)算機(jī)時就是這個目的（當(dāng)初是為了高效率設(shè)計(jì)大炮和相關(guān)炮彈以及其他計(jì)算量大的設(shè)計(jì)）。
電子電路設(shè)計(jì)與仿真工具包括SPICE/PSPICE；multiSIM7；Matlab；SystemView；MMICAD LiveWire、Edison、Tina Pro Bright Spark等。下面簡單介紹前三個軟件。
①SPICE（Simulation Program with Integrated Circuit Emphasis）：是由美國加州大學(xué)推出的電路分析仿真軟件，是20世紀(jì)80年代世界上應(yīng)用最廣的電路設(shè)計(jì)軟件，1998年被定為美國國家標(biāo)準(zhǔn)。1984年，美國MicroSim公司推出了基于SPICE的微機(jī)版PSPICE（Personal-SPICE）。現(xiàn)在用得較多的是PSPICE6.2，可以說在同類產(chǎn)品中，它是功能最為強(qiáng)大的模擬和數(shù)字電路混合仿真EDA軟件，在國內(nèi)普遍使用。最新推出了PSPICE9.1版本。它可以進(jìn)行各種各樣的電路仿真、激勵建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出、并在同一窗口內(nèi)同時顯示模擬與數(shù)字的仿真結(jié)果。無論對哪種器件哪些電路進(jìn)行仿真，都可以得到精確的仿真結(jié)果，并可以自行建立元器件及元器件庫。
②multiSIM（EWB的最新版本）軟件：是Interactive Image Technologies Ltd在20世紀(jì)末推出的電路仿真軟件。其最新版本為multiSIM7，目前普遍使用的是multiSIM2001，相對于其它EDA軟件，它具有更加形象直觀的人機(jī)交互界面，特別是其儀器儀表庫中的各儀器儀表與操作真實(shí)實(shí)驗(yàn)中的實(shí)際儀器儀表完全沒有兩樣，但它對模數(shù)電路的混合仿真功能卻毫不遜色，幾乎能夠100%地仿真出真實(shí)電路的結(jié)果，并且它在儀器儀表庫中還提供了萬用表、信號發(fā)生器、瓦特表、雙蹤示波器（對于multiSIM7還具有四蹤示波器）、波特儀（相當(dāng)實(shí)際中的掃頻儀）、字信號發(fā)生器、邏輯分析儀、邏輯轉(zhuǎn)換儀、失真度分析儀、頻譜分析儀、網(wǎng)絡(luò)分析儀和電壓表及電流表等儀器儀表。還提供了我們?nèi)粘３Ｒ姷母鞣N建模精確的元器件，比如電阻、電容、電感、三極管、二極管、繼電器、可控硅、數(shù)碼管等等。模擬集成電路方面有各種運(yùn)算放大器、其他常用集成電路。數(shù)字電路方面有74系列集成電路、4000系列集成電路、等等還支持自制元器件。MultiSIM7還具有I-V分析儀（相當(dāng)于真實(shí)環(huán)境中的晶體管特性圖示儀）和Agilent信號發(fā)生器、Agilent萬用表、Agilent示波器和動態(tài)邏輯平筆等。同時它還能進(jìn)行VHDL仿真和Verilog HDL仿真。
③MATLAB產(chǎn)品族：它們的一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集用來對圖像信號處理、控制系統(tǒng)設(shè)計(jì)、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進(jìn)行分析和設(shè)計(jì)。它具有數(shù)據(jù)采集、報(bào)告生成和MATLAB語言編程產(chǎn)生獨(dú)立C/C++代碼等功能。MATLAB產(chǎn)品族具有下列功能：數(shù)據(jù)分析；數(shù)值和符號計(jì)算、工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計(jì)；數(shù)字圖像信號處理；財(cái)務(wù)工程；建模、仿真、原型開發(fā)；應(yīng)用開發(fā)；圖形用戶界面設(shè)計(jì)等。MATLAB產(chǎn)品族被廣泛應(yīng)用于信號與圖像處理、控制系統(tǒng)設(shè)計(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對特定的需求進(jìn)行擴(kuò)充，從而在不斷深化對問題的認(rèn)識同時，提高自身的競爭力。
2.2 PCB設(shè)計(jì)軟件
PCB（Printed-Circuit Board）設(shè)計(jì)軟件種類很多，如Protel、OrCAD、Viewlogic、PowerPCB、Cadence PSD、MentorGraphices的Expedition PCB、Zuken CadStart、Winboard/Windraft/Ivex-SPICE、PCB Studio、TANGO、PCBWizard（與LiveWire配套的PCB制作軟件包）、ultiBOARD7（與multiSIM2001配套的PCB制作軟件包）等等。
目前在我國用得最多當(dāng)屬Protel，下面僅對此軟件作一介紹。
Protel是PROTEL（現(xiàn)為Altium）公司在20世紀(jì)80年代末推出的CAD工具，是PCB設(shè)計(jì)者的首選軟件。它較早在國內(nèi)使用，普及率最高，在很多的大、中專院校的電路專業(yè)還專門開設(shè)Protel課程，幾乎所在的電路公司都要用到它。早期的Protel主要作為印刷板自動布線工具使用，其最新版本為Protel DXP，現(xiàn)在普遍使用的是Protel99SE，它是個完整的全方位電路設(shè)計(jì)系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號仿真、多層印刷電路板設(shè)計(jì)（包含印刷電路板自動布局布線），可編程邏輯器件設(shè)計(jì)、圖表生成、電路表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務(wù)體系結(jié)構(gòu)）， 同時還兼容一些其它設(shè)計(jì)軟件的文件格式，如ORCAD、PSPICE、EXCEL等。使用多層印制線路板的自動布線，可實(shí)現(xiàn)高密度PCB的100%布通率。Protel軟件功能強(qiáng)大（同時具有電路仿真功能和PLD開發(fā)功能）、界面友好、使用方便，但它最具代表性的是電路設(shè)計(jì)和PCB設(shè)計(jì)。
2.3 IC設(shè)計(jì)軟件
IC設(shè)計(jì)工具很多，其中按市場所占份額排行為Cadence、Mentor Graphics和Synopsys。這三家都是ASIC設(shè)計(jì)領(lǐng)域相當(dāng)有名的軟件供應(yīng)商。其它公司的軟件相對來說使用者較少。中國華大公司也提供ASIC設(shè)計(jì)軟件（熊貓2000）；另外近來出名的Avanti公司，是原來在Cadence的幾個華人工程師創(chuàng)立的，他們的設(shè)計(jì)工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設(shè)計(jì)。下面按用途對IC設(shè)計(jì)軟件作一些介紹。
①設(shè)計(jì)輸入工具
這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer，viewlogic的viewdraw，硬件描述語言VHDL、Verilog HDL是主要設(shè)計(jì)語言，許多設(shè)計(jì)輸入工具都支持HDL（比如說multiSIM等）。另外像Active-HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方法，設(shè)計(jì)FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開發(fā)工具M(jìn)odelsim FPGA等。
②設(shè)計(jì)仿真工作
我們使用EDA工具的一個最大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個公司的EDA產(chǎn)品都有仿真工具。Verilog-XL、NC-verilog用于Verilog仿真，Leapfrog用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級電路仿真器，speedwaveVHDL仿真器，VCS-verilog仿真器。Mentor Graphics有其子公司Model Tech出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS（VHDL仿真器）。現(xiàn)在的趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。
③綜合工具
綜合工具可以把HDL變成門級網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢，它的Design Compile是作為一個綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個產(chǎn)品叫Behavior Compiler，可以提供更高級的綜合。
另外最近美國又出了一個軟件叫Ambit，據(jù)說比Synopsys的軟件更有效，可以綜合50萬門的電路，速度更快。今年初Ambit被Cadence公司收購，為此Cadence放棄了它原來的綜合軟件Synergy。隨著FPGA設(shè)計(jì)的規(guī)模越來越大，各EDA公司又開發(fā)了用于FPGA設(shè)計(jì)的綜合軟件，比較有名的有：Synopsys的FPGA Express， Cadence的Synplity， Mentor的Leonardo，這三家的FPGA綜合軟件占了市場的絕大部分。
④布局和布線
在IC設(shè)計(jì)的布局布線工具中，Cadence軟件是比較強(qiáng)的，它有很多產(chǎn)品，用于標(biāo)準(zhǔn)單元、門陣列已可實(shí)現(xiàn)交互布線。最有名的是Cadence spectra，它原來是用于PCB布線的，后來Cadence把它用來作IC的布線。其主要工具有：Cell3，Silicon Ensemble-標(biāo)準(zhǔn)單元布線器；Gate Ensemble-門陣列布線器；Design Planner-布局工具。其它各EDA軟件開發(fā)公司也提供各自的布局布線工具。
⑤物理驗(yàn)證工具
物理驗(yàn)證工具包括版圖設(shè)計(jì)工具、版圖驗(yàn)證工具、版圖提取工具等等。這方面Cadence也是很強(qiáng)的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。
⑥模擬電路仿真器
前面講的仿真器主要是針對數(shù)字電路的，對于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過是選擇不同公司的SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE現(xiàn)在被Avanti公司收購了。在眾多的SPICE中，HSPICE作為IC設(shè)計(jì)，其模型多，仿真的精度也高。
2.4 PLD設(shè)計(jì)工具
PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型：CPLD（Complex PLD）和FPGA(Field Programmable Gate Array)。它們的基本設(shè)計(jì)方法是借助于EDA軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。生產(chǎn)PLD的廠家很多，但最有代表性的PLD廠家為Altera、Xilinx和Lattice公司。
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