標題：FPGA高級學習班（Xilinx 高級班）

一、課程介紹
    高級FPGA系統(tǒng)設計需要研究包括設計方法學、算法和數(shù)據(jù)結構、編程語言和程序、體系結構與硬線邏輯以及設計與實現(xiàn)工具五個關鍵問題。只有學習掌握好這5個方面的知識，并深刻理解這五個方面的關系，才能做到從總體上把握全系統(tǒng)，設計出滿足要求的高性能數(shù)字系統(tǒng)。
    FPGA系統(tǒng)設計實質(zhì)上是一個同步時序系統(tǒng)的設計，理解掌握時序的概念，并能進行正確完整的時序約束，是實現(xiàn)高性能系統(tǒng)的重要保證。本課程按照"從宏觀到微觀，從頂層到底層"的系統(tǒng)設計原則，以"時序分析與設計（Timing Analyzing and Design）"為主線，按照從"高性能內(nèi)部邏輯設計"到"高速外部接口設計"再到"FPGA嵌入式系統(tǒng)"的順序，深入探討了"FPGA和FPGA數(shù)字系統(tǒng)"、"FPGA設計流程與時序收斂"、"Virtex-4和Virtex-5高級資源"、"FPGA高速I/O接口設計"以及FPGA嵌入式系統(tǒng)開發(fā)的高級特性與技術5大主題。課程內(nèi)容結合了美國相關原版培訓課程和培訓講師的科研教學實踐，理論豐富，實驗合理，具有非常強的系統(tǒng)性和實用性，可以引導學員快速提高FPGA數(shù)字系統(tǒng)設計水平，從而能夠更快地創(chuàng)建設計，縮短開發(fā)時間，降低開發(fā)成本。
二、主辦單位：中國高科技產(chǎn)業(yè)化研究會信號處理專家委員會
三、研修時間：2010年06月10-13日(09日報到)
四、地         點：上  海（具體地點及路線圖詳見報到通知）
五、培訓對象
    課程適合于使用FPGA器件進行科研和產(chǎn)品開發(fā)的具有中等水平的工程技術人員，也適合于相關專業(yè)領域具有相當水平的教師和研究生。
六、工具平臺
    培訓課程使用的所有軟硬件工具由培訓方提供。根據(jù)培訓時間和地點的不同，軟硬件版本會有所變化。培訓方可以以優(yōu)惠的價格向?qū)W員提供基于Xilinx XC3S500E的高級開發(fā)板一塊，以方便學員在學習結束后繼續(xù)深入研究。本次培訓使用的硬件平臺: XUPV2Pro實驗板。
七、授課大綱
    1：FPGA和FPGA數(shù)字系統(tǒng)
        本節(jié)通過對數(shù)字信號處理、計算（Computing）、算法和數(shù)據(jù)結構、編程語言和程序、體系結構和硬件邏輯以及設計方法學的基本概念和它們之間關系的介紹，使學員從更高的層次上去理解FPGA數(shù)字系統(tǒng)的設計問題。通過本節(jié)，希望學員能夠理解現(xiàn)代電子系統(tǒng)的三大基本關系（模擬系統(tǒng)與數(shù)字系統(tǒng)的關系/軟件與硬件的關系/同步系統(tǒng)與異步系統(tǒng)的關系），理解FPGA的基本結構和技術特點。
    2：FPGA設計流程與時序收斂
        FPGA系統(tǒng)設計實質(zhì)上是一個同步時序系統(tǒng)的設計，深入理解掌握時序的概念，并能使用時序約束工具對設計進行正確的、完整的約束，是實現(xiàn)高性能系統(tǒng)的重要保證。本節(jié)是對FPGA結構資源、設計流程和設計工具的歸納、總結與升華，使學員透過表面現(xiàn)象看到FPGA設計技術的實質(zhì)，從而為掌握FPGA高級設計技術打下基礎。
主要內(nèi)容如下：深入理解FPGA設計和驗證流程；掌握綜合（Synthesize）的不同屬性對性能改善的影響；通過使用高級實現(xiàn)（Implement）屬性增加設計性能；掌握全局時序約束，進一步學習特定路徑時序約束，并使用約束編輯器正確設置系統(tǒng)約束；運用靜態(tài)時序分析工具（Timing Analyzer）和時序收斂流程解決時序問題；深入理解基于FPGA的軟硬件協(xié)同系統(tǒng)設計環(huán)境（ISE、EDK、SysGen）。
    3：Virtex-4和Virtex-5高級資源
        學習掌握最新的FPGA設計分析方法和最流行的FPGA設計工具對實現(xiàn)高性能的FPGA數(shù)字系統(tǒng)意義重大。本節(jié)和上一節(jié)重點關注FPGA設計領域的新技術。
        Xilinx Virtex-4和Virtex-5 FPGA芯片是目前最先進的可編程邏輯器件。本節(jié)介紹Virtex-4和Virtex-5 FPGA提供的新資源和新設計方法，特別是時鐘系統(tǒng)的設計方法和設計技巧。Virtex-4和Virtex-5高性能的源同步資源和技術為解決芯片間高速通信提供了有力保證。本節(jié)重點學習基于Virtex-4和Virtex-5的  時鐘設計和源同步技術，為高速IO接口設計分析打下基礎。
    4：FPGA高速I/O接口設計
        FPGA片內(nèi)工作頻率可以達到500MHz，并且具有強大的并行處理能力，而芯片間接口速度已經(jīng)成為高性能系統(tǒng)的瓶頸。高速系統(tǒng)主要有三種時鐘結構，即全局時鐘系統(tǒng)、源同步時鐘系統(tǒng)和自同步時鐘系統(tǒng)。本節(jié)重點學習源同步時鐘技術的原理和應用，并有大量實例分析。學員將從理論和實踐兩個方面深入理解源同步技術在高速接口技術中的應用，學習使用靜態(tài)時序分析工具分析高速接口的時序問題，學習使用源同步技術和源同步資源解決高速接口的時序問題。
        主要內(nèi)容如下：學習源同步高速I/O接口技術；使用時序分析器查找接口時序失敗原因，并修改設計以滿足時序要求；分析學習高速多通道串行ADC與FPGA接口設計和高性能DSP芯片與FPGA接口設計。
    5：FPGA嵌入式系統(tǒng)高級特性與技術理論授課
        隨著FPGA技術的發(fā)展，在FPGA上實現(xiàn)可編程片上系統(tǒng)（PSOC）在技術上已成為可能。基于FPGA的PSOC系統(tǒng)開發(fā)已成為目前FPGA應用的一個熱點。但是基于FPGA的嵌入式系統(tǒng)開發(fā)對使用者的知識要求比較高，流程復雜，相關資料不多，這些都成為目前開發(fā)FPGA嵌入式系統(tǒng)的瓶頸問題。
        本部分內(nèi)容以FPGA嵌入式系統(tǒng)開發(fā)初級班所授的技能為基礎，要求學員具備基本的嵌入式系統(tǒng)開發(fā)以及C語言知識，主要圍繞在嵌入式系統(tǒng)的高級操作和工程應用展開講授，具體包括：Picoblaze、MicroBlaze和PowerPC這兩大類，其中Picoblaze為一個8位的MCU內(nèi)核，應用方式非常靈活；MicroBlaze和PowerPC為更高級的32位處理內(nèi)核，前者為軟核，后者為硬核，適合完成復雜的PSOC系統(tǒng)實現(xiàn)。
        PicoBlaze 8位微處理器是Xilinx公司為Virtex系列FPGA、Spartan系列FPGA和CoolRunner-II系列CPLD器件設計嵌入式專用IP Core。它解決了常量編碼可編程狀態(tài)機（KCPSM）的問題。這一模塊只占用SpartanIIE的76個小區(qū)（slice），且還包括一個用于存儲指令的由Block RAM組成的ROM，最多可存儲256條指令。在實際工程中頗具"四兩撥千斤"之功效
        對于MicroBlaze和PowerPC系統(tǒng)，則更注重存儲器技術、系統(tǒng)加速策略、用戶自定義外設、軟件開發(fā)、啟動加載程序（Boot loader）設計、操作系統(tǒng)、軟硬件協(xié)同開發(fā)等核心問題。同時，在實際中，配合FPGA的并行特征，則可以將MicroBlaze和PowerPC看成"大腦"，而FPGA的邏輯資源則等效于"心臟、四肢以及五官"等核心組件，只有彼此有機結合才能形成高效的系統(tǒng)。因此在學習基于FPGA的嵌入式系統(tǒng)開發(fā)中，不能簡單認為嵌入式就是全部。這和典型的MCU、ARM以及DSP嵌入式系統(tǒng)有著本質(zhì)區(qū)別，但就于MicroBlaze和PowerPC內(nèi)核來講，其和傳統(tǒng)的嵌入式系統(tǒng)實相通的。
        因此，本課程基于FPGA平臺將學員帶入一個更為廣闊的視角，同時對理解其他類型的嵌入式應用系統(tǒng)架構會有也有更深的理解。