標(biāo)題：Cadence貫穿IC、封裝和PCB，加速系統(tǒng)互連設(shè)計(jì)

Cadence設(shè)計(jì)系統(tǒng)公司最近宣布，新一代的Cadence Allegro系統(tǒng)互連設(shè)計(jì)平臺(tái)優(yōu)化并加速了高性能高密度的互連設(shè)計(jì)。 Cadence介紹說，Allegro平臺(tái)提供了支持新一代聯(lián)合設(shè)計(jì)方法的設(shè)計(jì)和分析工具。新一代的聯(lián)合設(shè)計(jì)方法促進(jìn)了貫穿整個(gè)系統(tǒng)設(shè)計(jì)鏈的互相協(xié)作。電子產(chǎn)品制造商將受益于Allegro平臺(tái)，實(shí)現(xiàn)在IC設(shè)計(jì)領(lǐng)域、封裝和PCB設(shè)計(jì)之間的設(shè)計(jì)迭代最小化的功能。這個(gè)新平臺(tái)提供了一個(gè)公用的貫穿于設(shè)計(jì)前端，信號(hào)完整性和電源完整性分析的約束驅(qū)動(dòng)流程。該平臺(tái)全面致力于系統(tǒng)互連的功能。以這一新的聯(lián)合設(shè)計(jì)方法為例來看，Cadence正引入使用PCI Express設(shè)計(jì)鏈的硅成套設(shè)計(jì)工具全新解決方案。 “我們的IC和系統(tǒng)客戶的反饋已經(jīng)清楚地說明，存在于當(dāng)今復(fù)雜IC之間的系統(tǒng)互連設(shè)計(jì)是一個(gè)主要的瓶頸，它推遲了產(chǎn)品上市的時(shí)間。Allegro平臺(tái)針對(duì)上述問題提供了一個(gè)優(yōu)化的高性能解決方案，它能顯著地節(jié)省時(shí)間和成本。” 
    Cadence 設(shè)計(jì)系統(tǒng)公司執(zhí)行副總裁兼總經(jīng)理萊維·列夫(Lavi Lev)說：“結(jié)合了Cadence Virtuoso和Encounter平臺(tái)的功能，Allegro平臺(tái)能使半導(dǎo)體和系統(tǒng)領(lǐng)域的客戶克服設(shè)計(jì)鏈協(xié)作和高速系統(tǒng)互連設(shè)計(jì)中內(nèi)在的挑戰(zhàn)。” 虛擬的系統(tǒng)互連聯(lián)合設(shè)計(jì)方法 “系統(tǒng)互連”一詞是指信號(hào)邏輯的，物理的和電的互連，它與反饋路徑和電源供電系統(tǒng)相關(guān)聯(lián)。信號(hào)穿行于不同的IC輸入/輸出緩沖器之間，跨越芯片的緩沖管腳，封裝襯底，連接器和PCB系統(tǒng)互連線的設(shè)計(jì)和分析應(yīng)用常常貫穿于IC、IC封裝和PCB三個(gè)不同制作過程。 Allegro平臺(tái)提供了一個(gè)先進(jìn)的聯(lián)合設(shè)計(jì)方法，它提供了貫穿于全部三個(gè)制造過程的設(shè)計(jì)，建模和系統(tǒng)互連分析。該方法運(yùn)用系統(tǒng)互連，包括了詳細(xì)的說明，探查，設(shè)計(jì)，實(shí)現(xiàn)，驗(yàn)證，制造和糾錯(cuò)。該設(shè)計(jì)方法的核心是被Cadence定義為虛擬系統(tǒng)互連(VSIC)模式，它描述了整個(gè)互連的過程。VSIC模式被用來捕捉最初的設(shè)計(jì)意圖，充分考慮到整個(gè)設(shè)計(jì)過程中各種不同的互連組件功能的實(shí)現(xiàn)。通過VSIC模式，工程師們能夠在整個(gè)設(shè)計(jì)的前后過程中設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)互聯(lián)的每一部分。 Allegro聯(lián)合設(shè)計(jì)平臺(tái)鏈接IC和封裝 在系統(tǒng)互連設(shè)計(jì)中至關(guān)重要的鏈接缺失存在于IC和封裝之間。Allegro Package Designer和Allegro Package SI新技術(shù)支持IC緩沖陣列和芯片管腳設(shè)計(jì)以及分析的能力，它考慮到了輸入/輸出緩沖器的位置，封裝技術(shù)規(guī)則和電性能的目標(biāo)。Allegro Package Designer也支持一個(gè)工程變化的工藝，它確保IC和封裝的界面在兩個(gè)設(shè)計(jì)領(lǐng)域中完全一樣，這就避免了掩膜反復(fù)重新生成的風(fēng)險(xiǎn)。 芯片的封裝，以及他們面向的片上系統(tǒng)和封裝系統(tǒng)，要求越來越高的集成度，迫切需要面向貫穿整個(gè)設(shè)計(jì)鏈的系統(tǒng)互連聯(lián)合設(shè)計(jì)和分析。ChipPAC設(shè)計(jì)和分析的副經(jīng)理布雷特·澤漢(Bret Zahn)表示，ChipPAC的封裝技術(shù)和有關(guān)增強(qiáng)的半導(dǎo)體解決方案受益于Cadence Allegro平臺(tái)，這是因?yàn)樗�支持貫穿�?font color="#000000">IC、封裝和PCB整個(gè)系統(tǒng)互連過程的快速實(shí)現(xiàn)，建模和分析，可以節(jié)省時(shí)間和成本。 據(jù)介紹，Allegro平臺(tái)集合了所有現(xiàn)有的Cadence面向IC封裝和PCB設(shè)計(jì)的技術(shù)，其中包括Allegro PCB SI一個(gè)，集成的為工程師創(chuàng)造復(fù)雜數(shù)字PCB系統(tǒng)和IC封裝設(shè)計(jì)的高速設(shè)計(jì)和分析環(huán)境。該平臺(tái)還包括一個(gè)通用的約束管理系統(tǒng)，貫穿于層次化原理圖設(shè)計(jì)輸入，高速的設(shè)計(jì)和分析，以及世界領(lǐng)先的IC封裝和PCB布線系統(tǒng)。 PCI Express設(shè)計(jì)鏈加速了獲益時(shí)間 Cadence表示，Allegro平臺(tái)將會(huì)給電子工業(yè)帶來許多益處。其中一個(gè)受益領(lǐng)域就是PCI Express技術(shù)解決方案的開發(fā)。PCI Express設(shè)計(jì)鏈?zhǔn)且粋�(gè)面向基于Allegro系統(tǒng)互連平臺(tái)采用VSIC模式實(shí)現(xiàn)PCB設(shè)計(jì)的方法。它將被系統(tǒng)公司用作一個(gè)設(shè)計(jì)的起點(diǎn)，當(dāng)實(shí)際的PCB互連實(shí)現(xiàn)之后，它會(huì)更精確。通過與IC和系統(tǒng)客戶之間的緊密協(xié)作，Cadence將會(huì)建立起IC供應(yīng)商和系統(tǒng)客戶之間的設(shè)計(jì)鏈協(xié)作。 Altera公司的技術(shù)服務(wù)副主管文斯·胡(Vince Hu)表示，直到現(xiàn)在，EDA的解決方案缺少支持IC、封裝和PCB設(shè)計(jì)團(tuán)隊(duì)之間協(xié)作的能力。Cadence Allegro平臺(tái)致力于解決這些聯(lián)合設(shè)計(jì)所面臨的問題，它將加速我們共同的客戶使用PCI Express系統(tǒng)互連和Altera FPGA設(shè)備來成功實(shí)現(xiàn)設(shè)計(jì)。 該設(shè)計(jì)鏈也支持面向特殊IC的嵌入式硅成套設(shè)計(jì)。由于這一便利，客戶可以應(yīng)用Intel的下一代芯片組進(jìn)行設(shè)計(jì)，如Altera的Stratix GX FPGA和Cadence Services PCI Express Serdes。