課程說明
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，授課內(nèi)容包括電路開發(fā)前期的系統(tǒng)定義、功能劃分、RTL代碼編寫技巧、驗(yàn)證平臺TestBench編寫技巧、電路仿真技巧、ASIC綜合技術(shù)、ASIC靜態(tài)時(shí)序分析技術(shù)、DFT設(shè)計(jì)等。學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。
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一、部分預(yù)備知識回顧
重點(diǎn)回憶預(yù)備課程內(nèi)容，講解設(shè)計(jì)流程，Verilog基礎(chǔ)知識以及仿真基本知識，UNIX基礎(chǔ)知識，設(shè)計(jì)database的管理。
二、ASIC綜合技術(shù)
??? 重點(diǎn)講解數(shù)字電路設(shè)計(jì)的綜合技術(shù)的基本概念，綜合流程和工程經(jīng)驗(yàn)，使學(xué)員掌握基于synopsys DC的綜合技巧。
內(nèi)容包括：?
綜合機(jī)理的分析；組合電路和時(shí)序電路實(shí)現(xiàn)規(guī)則和實(shí)例分析；基于tcl綜合的流程,優(yōu)化處理和調(diào)試技術(shù)；綜合處理與后端流程的聯(lián)系；可綜合代碼技術(shù)；需深入研究的內(nèi)容；LPC 接口模塊綜合實(shí)驗(yàn)
三、ASIC DFT技術(shù)
??? 介紹可測試設(shè)計(jì)技術(shù)，使學(xué)員掌握基于Synopsys DFT 的可測性電路設(shè)計(jì)方法
內(nèi)容包括：
背景分析；組合電路和時(shí)序電路的測試；可測試設(shè)計(jì)；需深入研究的內(nèi)容；DFT compile 使用(基于TCL的可測試性設(shè)計(jì)流程)；LPC接口模塊DFT實(shí)驗(yàn)
四、ASIC 靜態(tài)時(shí)序分析技術(shù)
??? 介紹靜態(tài)時(shí)序分析技術(shù)；使學(xué)員掌握基于Synopsysy PrimeTime的靜態(tài)時(shí)序分析技術(shù)。
內(nèi)容包括：
背景分析；電路時(shí)序分析的基礎(chǔ)內(nèi)容；工具的使用；靜態(tài)時(shí)序分析模式選擇；注意事項(xiàng)及需深入研究的內(nèi)容；LPC接口模塊實(shí)驗(yàn)
五、一致性驗(yàn)證（Formal）技術(shù)介紹（2學(xué)時(shí)）
??? 介紹一致性驗(yàn)證技術(shù)，使學(xué)員了解基于Synopsys Formality 的一致性驗(yàn)證方法
內(nèi)容包括：
背景分析；工具的使用介紹
六、設(shè)計(jì)項(xiàng)目
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使用的EDA工具
Unix操作系統(tǒng)；vi/vim:verilog輸入；SCCS/CVS 版本管理工具
Cadence ncverilog:仿真工具；Simvision/nWave/signalscan 波形工具
synopsys dc:綜合工具；synopsys dft:可測試性設(shè)計(jì)工具
synopsys pt:靜態(tài)時(shí)序分析工具；synopsys formality一致性校驗(yàn)工具
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項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)8位CPU（8051）的外部Cache控制器，用于實(shí)現(xiàn)CPU通過LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問外部LPC FW Hub(Burst訪問)的執(zhí)行程序。本項(xiàng)目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學(xué)員可以從中學(xué)習(xí)如何從IP,標(biāo)準(zhǔn)接口spec和Cache算法入手，進(jìn)行項(xiàng)目的Architecture設(shè)計(jì)，完成模塊劃分，設(shè)計(jì)spec和RTL代碼，建立仿真計(jì)劃和仿真環(huán)境，完成整個(gè)項(xiàng)目的功能仿真到綜合、STA，以及一致性驗(yàn)證,實(shí)現(xiàn)一個(gè)較完整的SOC設(shè)計(jì)流程。設(shè)計(jì)規(guī)模在萬門級。在0.25um工藝庫下，頻率不小于100MHz。
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培訓(xùn)目標(biāo)
幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成ASIC/SOC中等模塊的前端設(shè)計(jì)。
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報(bào)名要求：有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。
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